【正文】 .............. 20 北華航天工業(yè)學(xué)院畢業(yè)論文 IV 第 6 章 結(jié)論 .............................................................. 22 附 錄 .................................................................... 23 附錄 1 .................................................................. 23 北華航天工業(yè)學(xué)院畢業(yè)論文 1 基于 FPGA 的多功能溫度控制器 設(shè)計 第 1 章 緒論 課題背景及國內(nèi)外研究概況 溫度控制無論是在工業(yè)生產(chǎn)過程中，還是在日常生活中都起著非常重要的作用，而在當(dāng)今，我國農(nóng)村鍋爐取暖，農(nóng)業(yè)大棚，養(yǎng)雞場內(nèi)等多數(shù)都沒有實用的溫度控制系統(tǒng)，還有部分廠礦 ，企業(yè)還一直沿用簡單的溫度設(shè)備和紙質(zhì)數(shù)據(jù)記錄儀，無法實現(xiàn)溫度數(shù)據(jù) 的 實時測量與控制。本設(shè)計 采用 EDA 技術(shù) 自上而下的設(shè)計思路， 對系統(tǒng)的結(jié)構(gòu)劃分 為 溫度采集模塊、溫度顯示模塊、 輸入數(shù)據(jù)對比模塊， 輸出 控制 模塊。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 課題研究的主要內(nèi)容 本設(shè)計主要研究的是基于 FPGA 的數(shù)字溫度控制器 ，要求溫度采集準(zhǔn)確精確 ， 并且能夠自行設(shè)定閾值溫度 。 （ 4） 電路簡單。 （ 8） 應(yīng)用廣。使用 CPLA/FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè) 計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。 CLB 中 3 個邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應(yīng)的輸出是 G’、 F’和 H’。 CLB 中的邏輯函數(shù)發(fā)生器 F 和 G 均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路 D 觸發(fā)器，再送到數(shù)據(jù)選擇器。目前這種高層次的設(shè)計方法已被廣泛采用。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。根據(jù)適配后的仿真模型，可以進行適配后 時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。用這種方式描述的項目最后所能達到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。這種輸入方式最后所能達到的工作速度和芯片利用率也 主要取決于綜合軟件。 DS18B20 內(nèi)部結(jié)構(gòu) 圖 32 DS18B20 內(nèi)部結(jié)構(gòu) 圖 31 DS18B20 外形及引腳排列 圖 DS18B20 外形及引腳排列 北華航天工業(yè)學(xué)院畢業(yè)論文 9 DS18B20 內(nèi)部結(jié)構(gòu)主要由 4 部分組成： 64 位光刻 ROM、溫度傳感器、非揮發(fā)的溫度報警觸發(fā)器 TH 和 TL、配置寄存器。高五位都是符號位，在讀取溫度時只需 MSB 中的低四位和 LSB 的整個字節(jié)。單總線由 5K上拉電阻拉高電平。當(dāng)總線控制器把數(shù)據(jù)線從高電平拉到低 電平時，寫時序開始。因此，總線控制器在讀時序開始后必須停止把 I/O腳驅(qū)動為低電平 15us，以讀取 I/O 腳狀態(tài)。 DS18B20 使用過程中的 注意事項 DS1820 雖然具有測溫系統(tǒng)簡單、測溫精度高、連接方便、占用口線少等優(yōu)點，但在實際 應(yīng)用中也應(yīng)注意以下幾方面的問題： （ 1） 小的硬件開銷需要相對復(fù)雜的 軟件 進行補償，由于 DS18B20 與微處理器間采用 串行數(shù)據(jù)傳送，因此 ，在對 DS18B20 進行讀寫編程時，必須嚴(yán)格的保證讀寫時序，否則將無法讀取測溫結(jié)果。因此，在用DS1820 進行 長距離測溫系統(tǒng)設(shè)計時要充分考 慮總線分布電容和阻抗匹配問題。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 在圖 42 中的第一個空白處需添入新建工程工作目錄的路徑，為便于管理， Quartus II軟件要求每一個工程項目及其相關(guān)文件都統(tǒng)一存儲在單獨的文件夾中。 （ 2） 硬件描述語言輸入方式 硬件描述語言是用文本方式描述設(shè)計，硬件描述語言有 ABEL、 AHDL、 VHDL、 Verilog等，其中 VHDL 和 Verilog 已成為 IEEE 標(biāo)準(zhǔn)。 Synthesis） ：設(shè)計文件進行分析和檢查輸入文件是否有錯誤，對應(yīng)的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Analysis amp。 圖 51溫度控制器系統(tǒng)結(jié)構(gòu)圖 DS18B20 溫度采集模塊的驅(qū)動設(shè)計 如圖 52 為 FPGA 控制 DS18B20 進行溫度采集的 系統(tǒng) 流程圖。 北華航天工業(yè)學(xué)院畢業(yè)論文 18 CMDCC：向 DS18B20 發(fā)出忽略 ROM 命令，為進入下一狀態(tài)作準(zhǔn)備。在該狀態(tài)中每讀取 1 位數(shù)據(jù)，同時完成該數(shù)據(jù)位的 CRC 校驗計算。 多個數(shù)碼管動態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號分時控制各個 數(shù)碼管的公共端，循環(huán)點亮多個數(shù)碼管，并利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率大于 50Hz，將看不到閃爍現(xiàn)象。它采用了重復(fù)可構(gòu)造的 CMOS SRAM 工藝，并把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。學(xué)會了利用 QuarterII 軟件進行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 entity div is port( clk: in std_logic。 else t1:=t1+1。 clk1m=t2。 entity state is port(clk1m : in std_logic。 end state。 signal READ_BIT_CNT : integer range 0 to 3:=0。039。 LED3=39。 t=t+1。 else LED=39。 end if。039。 WRITE_BYTE_FLAG=1。 WRITE_BYTE_FLAG=5。 WRITE_BYTE_CNT=0。 WRITE_LOW_CNT=1。 end if。 WRITE_HIGH_CNT=1。 end if。 STATE=WRITE_BYTE。 sensity STATE=WRITE_BYTE。 end if。Z39。 if (t=55) then t=0。 GET_TMP_CNT=GET_TMP_CNT+1。 when WAIT4MS= if (t=4000) then STATE=RESET。 LED2=39。 end Behavioral。 ah,al:in std_logic_vector(3 dow。 end if。 LED=39。 STATE=WAIT4MS。 end case。 when 3= dq=39。 end if。 t=0。down value 4 度 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。 WRITE_HIGH_CNT=2。039。 WRITE_LOW_CNT=2。039。 WRITE_BYTE_FLAG=0。 WRITE_BYTE_FLAG=4。 WRITE_BYTE_CNT=WRITE_BYTE_CNT+1。 STATE=WRITE_BYTE。 elsif (t=750) then 等待 750us 后進入 alarm search ROM 命令； t=0。) then LED=39。 elsif (t=500 and t510) then dq=39。 else case STATE is when RESET= LED2=39。 xdl=00001000。 signal WRITE_LOW_CNT : integer range 0 to 2:=0。 xdl : out std_logic_vector(7 downto 0)。 use 。 process(clk_temp) variable t2: std_logic。 clk_temp=39。 use 。 FLEX10K 系列的 FPGA： EPF10K10LC844 的引腳如表 51 表 51 EPF10K10LC844 的引腳 Pin Name Pin Pin Name Pin MSEL0(2) 31 I/O,CS(4) 79 MSEL1(2) 32 I/O,RDYnBSY(4) 70 nSTATUS(2) 55 I/O,CLKUSE(4) 73 nCONFIG(2) 34 I/O,DATA7(4) 5 DCLK(2) 13 I/O,DATA6(4) 6 CONF_DONE(2) 76 I/O,DATA5(4) 7 北華航天工業(yè)學(xué)院畢業(yè)論文 21 nCE(2) 14 I/O,DATA4(4) 8 nCEO(2) 75 I/O,DATA3(4) 9 TDI(2) 15 I/O,DATA2(4) 10 TDO(2) 74 I/O,DATA1(4) 11 TCK(2) 77 I/O,DATA0(2)(5) 12 TMS(2) 57 Dedicated Inputs 2,42,44,84 TRST(2) 56 Dedicated Clock pins 1,43 I/O,INIT_DONE 69 I/O,DEV_CLRn(3) 3 I/O,nRS(4) 81 VCCINT 4,20,33,40,45,63 I/O,nCS(4) 78 GNDINT 26,41,46,68,82 Total User I/O pin(6) 59 下載前需要對所設(shè)計的元器件進行引腳的鎖定，其中須特別注意的是時鐘 信號 必須鎖定 1 號或 43 號引腳 ，鎖定其他引腳都無法正確的輸入時鐘信號 ；動態(tài)顯示數(shù)碼管的位碼引腳的鎖定必須鎖定 I/O 口，否則也不能正常驅(qū)動動態(tài)數(shù)碼管顯示。 圖 54 數(shù)據(jù)比較模塊元器件 FLEX 10K 開發(fā)箱上的下載 本設(shè)計所使用的是 FLEX 10K 系列開發(fā)箱。要讓 8 個 LED 同時工作，顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個 LED，并在使能每一個 LED 的同時，輸入所需顯示的數(shù)據(jù)對應(yīng)的 8 位段碼。 WRITE_BIT：向 DS18B20 中寫入數(shù)據(jù)位狀態(tài)。 GET_ID：從 DS18B20 中讀取 48 位 ID 值。點擊 Insert Nodeor Bus 對話框中的 Node Finder?按鈕，彈出 Node Finder 窗口，在此窗口中添加信號節(jié)點，之后就可以進行仿真了。 分步編譯就是使用對應(yīng)命令分步執(zhí)行對應(yīng)的編譯環(huán)節(jié)，每完成一個編譯環(huán)節(jié)，生成一個對應(yīng)的編譯報告。 圖 43 Quartus II 的設(shè) 計流程 將所設(shè)計的電路的邏輯功能按照開發(fā)系統(tǒng)要求的形式表達出來的過程稱為設(shè)計輸入。其初始界面如圖 41 所示。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。當(dāng)將總線電纜改為雙絞線帶屏蔽電纜時，正常通訊距離可達 150m，當(dāng)采用每米絞合