【正文】 .........................................14 巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計(jì) ) 1 1 引言 設(shè)計(jì)背景 出租車行業(yè)在我國(guó)八十年代初開始興起，因?yàn)槠浞奖憧旖莸奶攸c(diǎn)受到人們 的歡迎。隨著時(shí)代的發(fā)展，第一代計(jì)費(fèi)器已經(jīng)不能滿足人們的需求，科學(xué)技術(shù)的發(fā)展使第二代計(jì)費(fèi)器應(yīng)運(yùn)而生。計(jì)費(fèi)器可長(zhǎng)時(shí)間存儲(chǔ)多項(xiàng)營(yíng)運(yùn)數(shù)據(jù)，以便于需要的時(shí)候查詢 [1]。 (2)與具體器件無(wú)關(guān)。 VHDL 的數(shù)據(jù)類型很豐富，支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，當(dāng)標(biāo)準(zhǔn)定義的數(shù)據(jù)類型不能滿足用戶的需求 時(shí)，用戶可以自己定義的所需要的數(shù)據(jù)類型，增加了設(shè)計(jì)的自由度。應(yīng)該擺脫一般的高級(jí)語(yǔ)言程序設(shè) 計(jì)思路，因?yàn)樵陔娐肥澜缋锏氖录芏嗍遣⑿邪l(fā)生巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計(jì) ) 3 的，并且硬件電路系統(tǒng)內(nèi)部的模塊可以是互相獨(dú)立的，也可以是互為因果的，所以，在用 VHDL 設(shè)計(jì)硬件電路時(shí)應(yīng)擺脫一般的高級(jí)語(yǔ)言程序設(shè)計(jì)思路。 QuartusⅡ簡(jiǎn)介 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件 ， 可以采用多種輸入方式 ，如 VHDL、 Verilog HDL、 AHDL(Altera Hardware Description Language)及電路圖等。 設(shè)計(jì)思路 根據(jù)系統(tǒng)的功能要求，分為 2 個(gè)模塊來(lái)實(shí)現(xiàn)，分別是計(jì)費(fèi)模塊，顯示模塊。若是暫停狀態(tài)，計(jì)費(fèi)器開始進(jìn)行等候時(shí)間計(jì)數(shù)，當(dāng)?shù)群驎r(shí)間累計(jì)1 分鐘，則每分鐘折算 1 公里里程價(jià)。為此，設(shè)計(jì) 2 個(gè)時(shí)鐘脈沖，公里脈沖和等候脈沖，根據(jù)汽車行駛還是等候選擇計(jì)費(fèi)脈沖。 管腳鎖定 在驗(yàn)證出租車計(jì)費(fèi)器系統(tǒng)的功能之前，需要清楚實(shí)驗(yàn)箱與各個(gè)信號(hào)之間的對(duì)應(yīng)關(guān)系，參照資料得出本設(shè)計(jì)中各引腳的對(duì)應(yīng)情況如下： 出租車計(jì)費(fèi)器的設(shè)計(jì)及實(shí)現(xiàn) 10 圖 10 管腳鎖定 管腳鎖定后將頂層文件下載到 EDA 實(shí)驗(yàn)箱芯片中，驗(yàn)證計(jì)費(fèi)器的功能。 通過(guò)這次的論文設(shè)計(jì)，我對(duì) VHDL 編程語(yǔ)言有了更深層次的了解，對(duì) QuartusⅡ軟件的應(yīng)用更加的熟練，加強(qiáng)了我的動(dòng)手能力，使我在理論學(xué)習(xí)和編程練習(xí)方面都有了較大的收獲。 use 。位選 show : out std_logic_vector(7 downto 0))。計(jì)費(fèi)輸出小數(shù)點(diǎn)位 char1 : out std_logic_vector(3 downto 0)。 ponent display port(clk : in std_logic。 km1 : in std_logic_vector(3 downto 0)。 signal min0 : std_logic_vector(3 downto 0)。 use 。單程鍵 char0 : out std_logic_vector(3 downto 0)。行駛公里輸出 end taxi。分頻器 signal sec : integer range 0 to 59。單程且大于 20 公里，使能有效 signal f_wait : std_logic。 char2 = c2。039。139。 end if。 else f_wait=39。 end if。039。039。 end if。 end if。 c1=1000。 else c3=c3+39。 end if。 if c2=1001 then c2=0000。 elsif c0=0000 then c0=0101。 end process。 char1 : in std_logic_vector(3 downto 0)。 show : out std_logic_vector(7 downto 0))。 km1 amp。139。 when 010=q_reg=q(11 downto 8)。 end process。 amp。 show_reg when sel_reg=001 else 39。 when others=q_reg=XXXX。 process(sel_reg,q(31 downto 0)) begin case sel_reg is when 000=q_reg=q(3 downto 0)。 process(clk) begin if(clk39。 begin q=min1 amp。 km1 : in std_logic_vector(3 downto 0)。 entity display is port(clk : in std_logic。 end if。139。 c1=0000。 else c1=c1+39。 if c2=1001 then c2=0000。039。 then en1=39。 else k0=k0+39。039。139。 f_mile1 = mile。 sec=sec+1。 else m1=m1+39。039。 end process。 char0 = c0。等待時(shí)間寄存器 signal en0 : std_logic。延遲時(shí) 間 signal clk1hz : std_logic。等待時(shí)間輸出 km0 : out std_logic_vector(3 downto 0)。等待信號(hào) mile : in std_logic。 end structural。 signal char2 : std_logic_vector(3 downto 0)。 min1 : in std_logic_vector(3 downto 0)。行駛公里輸出個(gè)位 km1 : out std_logic_vector(3 downto 0))。 single : in std_logic。公里脈沖信號(hào) single : in std_logic。 出租車計(jì)費(fèi)器的設(shè)計(jì)及實(shí)現(xiàn) 14 附 錄 頂層實(shí)體的 VHDL 編程： library ieee。在出租車計(jì)費(fèi)器系統(tǒng)的兩個(gè)模塊 —— 計(jì)費(fèi)模塊、顯示模塊中，計(jì)費(fèi)模塊是實(shí)現(xiàn)系統(tǒng)功能的核心，里面又分為分頻、計(jì)時(shí)、公里計(jì)數(shù)、計(jì)費(fèi)等部分；顯示模塊將顯示等候時(shí)間，里程和費(fèi)用。 計(jì)費(fèi)模塊的仿真波形 圖 8(a) 圖 8(b) 巢湖學(xué)院 2020 屆本科畢業(yè)論文 (設(shè)計(jì) ) 9 圖 8(c) 圖 8 均為計(jì)費(fèi)模塊的仿真波形圖， 由圖 8(a)可看出汽車是單程行駛，圖 8(b)可看出汽車在中途暫停了一段時(shí)間，在圖 8(c)中可直觀地看出汽車行駛了 75 公里，等候時(shí)間為 4 分鐘，應(yīng)付的費(fèi)用為 元。 20 公里是臨界值，在此以后，計(jì)費(fèi)以 元累加，需要對(duì)計(jì)數(shù)進(jìn)行討論，因?yàn)閭€(gè)位為 8 或 9 都可能導(dǎo)致進(jìn)位。若是行駛狀態(tài)，計(jì)費(fèi)器開始進(jìn)行里程計(jì)數(shù)，當(dāng)里程超過(guò) 3 公里時(shí)，計(jì)費(fèi)器開始累加，按 元每公里計(jì)算，計(jì)程器則繼續(xù)，否則計(jì)費(fèi)器不變。 要求顯示里程、計(jì)費(fèi)及等候時(shí)間。對(duì)于模擬電路而言， VHDL 并不是一種理想的硬件描述語(yǔ)言。但是， VHDL仍然存在一些缺點(diǎn)，主要是 3 個(gè)方面。 VHDL 可以描述系統(tǒng)級(jí)電路和門級(jí)電路，而且描述方式多樣，可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以用其混合描述方式。一個(gè)簡(jiǎn)潔的使用 VHDL 語(yǔ)言編寫的程序就可以描述一個(gè)復(fù)雜的邏輯電路，因?yàn)?VHDL 擁有強(qiáng)大的語(yǔ)言結(jié)構(gòu) [6]。在計(jì)費(fèi)器中添加數(shù)碼管，讓計(jì)費(fèi)器多屏顯示的功能得以實(shí)現(xiàn)； (2)永久時(shí)鐘功能。我國(guó)第一家生產(chǎn)計(jì)費(fèi)器的是重慶起重機(jī)廠，早期的計(jì)費(fèi)器就是個(gè)里程 表 ,因?yàn)樗鼈兌际怯玫臋C(jī)械齒輪結(jié)構(gòu)，只能實(shí)現(xiàn)最簡(jiǎn)單的計(jì)程功能。 VHDL。在出租車的需求量不斷加大的情況下，對(duì)出租車計(jì)費(fèi)器系統(tǒng)的穩(wěn)定性，靈活性的要求增加，具有良好性能的計(jì)費(fèi)器對(duì)于司機(jī)和乘客都是很有必要的。本設(shè)計(jì)首先在 QuartusⅡ軟件中，用 VHDL 語(yǔ)言對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì)，其次畫出頂層原理圖，然后對(duì)頂層文件進(jìn)行仿真測(cè)試，最后將仿真成功的設(shè)計(jì)文件下載到 EDA 實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。尤其是近幾年里，人們物質(zhì)生活水平得到提高以及生活節(jié)奏加快了，很多城市的出租車行業(yè)迅速發(fā)展，出租車已經(jīng)成為人們出行的普遍選擇之一。它實(shí)現(xiàn)了半機(jī)械半電子化的設(shè)計(jì)，采用的是手搖計(jì)算機(jī)與機(jī)械結(jié)構(gòu)相結(jié)合的方式，它不僅能實(shí)現(xiàn)計(jì)程的功能，同時(shí)還能完成計(jì)價(jià)的工作，給計(jì)費(fèi)器的使用者帶來(lái)了方便。 VHDL 簡(jiǎn)介 硬件描述語(yǔ)言已經(jīng)有幾十年的發(fā)展歷史，并且在系統(tǒng)的仿真、驗(yàn)證和設(shè)計(jì)、綜合等方面得到成功的應(yīng)用。用 VHDL 設(shè)計(jì)硬件電路時(shí)不用先確定設(shè)計(jì)要用到哪種器件，也不用特別熟悉器件的內(nèi)部結(jié)構(gòu)，這樣可以使設(shè)計(jì)人員專注于進(jìn)行 系統(tǒng)設(shè)計(jì)。 (5)語(yǔ)法規(guī)范，易于共享。在設(shè)計(jì)電路時(shí)，應(yīng)先構(gòu)思電路，然后才能描述。它支持一些比較成熟的模塊，如 LPM/MegaFunction 宏功能模塊庫(kù)等，設(shè)計(jì)者可以直接調(diào)用這些模塊，從而使設(shè)計(jì)的復(fù)雜性降低了，設(shè)計(jì)的速度也加快了。計(jì)費(fèi)模塊是實(shí)現(xiàn)系統(tǒng)功能的核心，里面有分為分頻、計(jì)時(shí)、公里計(jì)數(shù)、計(jì)費(fèi)等部分。最后將等候時(shí)間、里程、計(jì)費(fèi)都顯示出來(lái)。 描述計(jì)費(fèi)模塊的 VHDL 程序見(jiàn)附錄。 顯示結(jié)果的幾種情況 圖 11 驗(yàn)證結(jié)果 1