eda課程設(shè)計(jì)(論文word格式-免費(fèi)閱讀
【正文】 when others= y =1000000。 when1000= y =1111111。 process(z) begin case z is when0000= y =0111111。 when101= z =f。dp=39。 end if。 end xuanze。 library ieee。139。 end process。 ce=39。139。 entity jishu3 is port(clk:in std_logic。 end if。139。 end process。 ce=39。139。 rst:in std_logic。 y=qo。) then if(qo=1001)then qo=0000 。 process(ce,rst,en,qo) begin if rst=39。139。 then qn=0000。 en:in std_logic。 end process。 begin process(clk,a,b,c) begin if clk39。 end process。 begin process(clk,a,b,c) begin if clk39。 end process p3。)。 end if。 if( count2=20210)then count2=(others=39。 else q1=39。event and clk1=39。 entity fenpin is generic (datawidth: integer:=17)。 u4:jishu1 port map(c1,c3,c4,m1,m2,m3)。 q1:out std_logic)。 y:out std_logic_vector(6 downto 0)。 end ponent。 co:out std_logic。 dp_out:out std_logic)。 12 參考文獻(xiàn) [1]潘松，黃繼業(yè) .EDA 技術(shù)與 ：清華大學(xué)出版社， 2021 [2]聶春燕 .EDA 技 術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) .北京：清華大學(xué)出版社， 2021 [3]張亦華，延明 .數(shù)字電路 EDA 入門 .北京：北京郵電大學(xué)， 2021 [4]黃仁欣 .EDA 技術(shù)實(shí)用教程 .北京：清華大學(xué)出版社， 2021 [5]林明權(quán) .VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例 .北京：電子工業(yè)出版社， 2021 13 附錄 數(shù)字秒表電路的 VHDL 源程序 [5] library ieee。在設(shè)計(jì)過(guò)程中通過(guò)自主獨(dú)立的發(fā)現(xiàn)問(wèn)題，設(shè)計(jì)實(shí)驗(yàn)，操作，調(diào)查，搜集與處理信息等而獲得知識(shí)，技能的發(fā)展。由于計(jì)時(shí)范圍是 0 秒到59 分 秒，所以計(jì)數(shù)器可以由四個(gè)十進(jìn)制計(jì)數(shù)器和兩個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，其中毫秒位，十毫秒位，秒位和分位采用十進(jìn)制計(jì)數(shù)器，十秒位和十分位采用六進(jìn)制計(jì)數(shù)器。 （ 3）設(shè)置有復(fù)位和起 /停開關(guān)，復(fù)位開關(guān)用來(lái)使計(jì)數(shù)器清零，做好計(jì)時(shí)準(zhǔn)備，起停開關(guān)的用法和機(jī)械開關(guān)相同，即按一下，啟動(dòng)計(jì)時(shí)器開始計(jì)時(shí)，再按一下計(jì)時(shí)器停止。 在當(dāng)今以數(shù)字化和網(wǎng)絡(luò)化為特征的信息技術(shù)革命大潮中，電子技術(shù)得到了飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會(huì)的各個(gè)領(lǐng)域。用 VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)各個(gè)模塊的功能，再用原件例化的方法實(shí)現(xiàn)各模塊之間的連接，從而實(shí)現(xiàn)整個(gè)數(shù)字秒表電路的功能。 隨著電子技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展，熟練掌握和應(yīng)用 EDA 技術(shù)已成為電子類及相關(guān)專業(yè)學(xué)生不可或缺的一項(xiàng)技能，因此本次課程設(shè)計(jì)突出應(yīng)用性，以加強(qiáng)學(xué)生的工程實(shí)踐能力和工程設(shè)計(jì)能力。為了消除抖動(dòng)干擾，需要使用防抖電路。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示，每次只驅(qū)動(dòng)一位數(shù)碼管，各位數(shù)據(jù)輪流驅(qū)動(dòng)對(duì)應(yīng)的數(shù)碼管進(jìn)行顯示。雖然設(shè)計(jì)過(guò)程不是一帆風(fēng)順，遇到了很多問(wèn)題，但整個(gè)過(guò)程讓我學(xué)到了很多平時(shí)沒(méi)學(xué)到的知識(shí)。 sel1_top,sel2_top:in std_logic。 ponent jishu1 port(clk:in std_logic。 en:in std_logic。 end ponent。 q1:out std_logic)。 begin u1:fenpin port map(clk_top,c1,c5,c2)。 library ieee。 signal count2: std_logic_vector(datawidth1 downto 0)。 else count1=count1+1。 p2:process begin wait until clk139。039。139。139。 q1:out std_logic)。c=b。 q1:out std_logic)。c=b。 use 。 19 signal ce: std_logic。139。 end if。139。039。 20 use 。 architecture a of jishu2 is signal qn,qo: std_logic_vector(3 downto 0)。 and en=
研究報(bào)告相關(guān)推薦
鄂ICP備17016276號(hào)-1