【正文】 仿真結(jié)果 如圖 所示 ： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 31 圖 ROM 與七段譯碼顯示仿真圖 仿真分析： 當(dāng)輸入為“ 23”時(shí)，由于存在延時(shí)，所以開始各位均輸出“ 40”。 END CASE。 WHEN0011=LED7S=0110000。其真值表 如表 所示： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 29 表 七段顯示譯碼器真值表 這樣就可以根據(jù)真值表，采用查表法，用以下 VHDL 程序來實(shí)現(xiàn)七段顯示譯碼器： LIBRARY IEEE。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 27 圖 填寫 MIF 文件窗口 （ 4）單擊 Next 按鈕出現(xiàn)下面界面， 如圖 所示 表示創(chuàng)建完成。但首先要?jiǎng)?chuàng)建在ROM 設(shè)計(jì)過程中需調(diào)用的 MIF 文件，如圖 所示： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 25 圖 MIF 文件表 利用 Mega Wizard PlugIn Manager 定制溫度信號(hào)數(shù)據(jù) ROM 宏功能塊，并將以上的數(shù)據(jù)加載到 ROM 中。 LATCH1:PROCESS(LOCK) BEGIN IF LOCK=39。 END CASE。START=39。039。 IF(EOC=39。 WHEN st2=ALE=39。039。START=39。 SIGNAL REGL:STD_LOGIC_VECTOR(7 DOWNTO 0)。 START:OUT STD_LOGIC。最后將轉(zhuǎn)換好的數(shù)據(jù)存入到RAM 中，最終通過外部顯示讀出供外部顯示。轉(zhuǎn)換結(jié)束后， EOC 將變?yōu)楦唠娖健? ELSE yout=din(3)。 圖 CD4052 控制模塊 QuartusⅡ 環(huán)境 下 VHDL 程序 ： LIBRARY IEEE USE 。 （ 2） 性能特點(diǎn) 1）工業(yè)中第一種嵌入式 PLD 系列，具有在單個(gè)器件中系統(tǒng)集成的能力：具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列；具有實(shí)現(xiàn)普通功能的邏輯陣列。這就 相當(dāng)于 將冷端恒定在電橋平衡點(diǎn)溫度。 電橋補(bǔ)償是用電橋的不平衡電壓（補(bǔ)償電勢）去消除冷端溫度變化的影響。三態(tài)輸出鎖 存 器用于鎖存 A/D 轉(zhuǎn)換完的數(shù)字量，當(dāng) OE端為高電平時(shí)，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。 CLK：時(shí)鐘脈沖輸入端。下面說明各引腳功能 ： IN0～ IN7： 8 路模擬量輸入端 。若把 A1 和 A2 視為各自具有反饋電阻的同相比例運(yùn)算電路，電路中 R3 為 A1 和 A2 的公共電阻且不接地。 CD4052XYAB INHXYVDDVEEVSSX0X1X2X3Y0Y1Y2Y3 圖 CD4052 的引腳功能 表 CD4052 真值表 （ 1） 當(dāng) INH=0 時(shí)， A， B 的狀態(tài)分別為 “ 0， 0”，“ 1， 0”，“ 0， 1”，“ 1， 1”時(shí)，接通通道分別為 X0， Y0； X1， Y1； X2， Y2； X3， Y3。因此，在熱電偶測溫時(shí)，可接入測量儀表，測得熱電勢后，即可知道被測介質(zhì)的溫度。所 謂 標(biāo)準(zhǔn)熱電偶是指國家標(biāo)準(zhǔn)規(guī)定了其熱電勢與溫度的關(guān)系、允許誤差、并有統(tǒng)一的標(biāo)準(zhǔn)分度表的熱電偶，它有與其配套的顯示儀表可供選用。 c r y s t a lx 0x 1x 2x 3y 0y 1y 2y 3XYXYT +T O ED A T AS T A R TA D O ED A T AA D S T A R TA D C L KO U T _ D A T AD A T AD I S P L A YD I S P L A YD I S P L A YC L KL P M _ R O MA / D ( 0 8 0 9 )A D C 0 8 0 9C D 4 0 5 2F P G A ( E P F 7 1 2 8 S )L E D D r v i e rL E D 1L E D 2L E D 3放 大電 路C D 4 0 5 2D I S P L A YL E D 3A D C 0 8 0 9AI N 圖 總體 方框圖 從圖 可知 ， 系統(tǒng)主要包括 FPGA 芯片 、檢測溫度的 熱電偶 溫度傳感器、 多路選內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 12 擇 芯片 CD405信號(hào)放大電路、 A/D 轉(zhuǎn)換電路、顯示輸出電路及鍵盤電路 。多點(diǎn)溫度巡檢系統(tǒng)原理圖如圖 所示。 1 P T 1 0 0恒流源及信號(hào)切換儀用放大程控偏置放大A / D轉(zhuǎn) 換單 片 機(jī)鍵 盤 / 顯 示存 儲(chǔ) 電 路通 信 電 路報(bào) 警 輸 出電 源 電 路2 P T 1 0 07 P T 1 0 03 P T 1 0 04 P T 1 0 05 P T 1 0 06 P T 1 0 08 P T 1 0 0 圖 溫度巡檢儀原理結(jié)構(gòu)圖 從圖 可知系統(tǒng)主要包括構(gòu)成智能測量系統(tǒng)核心的微處理器、檢測溫度的敏感元件 — 熱電阻式溫度傳感器 Pt100、信號(hào)的采集電路 — 恒流源電路、信號(hào)的切換及偏置放大電路、 A/D 轉(zhuǎn)換電路、顯示輸出 電路、通信電路、存儲(chǔ)電路以及電源電路。 1993 年 ， IEEE對 VHDL 進(jìn)行了修訂 ， 從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容 ， 公布了新版本的 VHDL， 即 IEEE 標(biāo)準(zhǔn)的 10761993 版本。 FPGA 與 CPLD 的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。 適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。就是將使用了某種硬件描述語言的電路設(shè)計(jì)文本，如 VHDL，進(jìn)行編輯輸入。通常，使用 EDA 工具的設(shè)計(jì)輸入可分為兩種類型。 （ 3）在 CLB 之間配備了豐富的連線資源。 （ 2）按互聯(lián)結(jié)構(gòu)分 按互聯(lián)結(jié)構(gòu)分類可將其分為分段互聯(lián)型和連續(xù)互聯(lián)型兩類。 EDA 仿真測試技術(shù)只需通過計(jì)算機(jī)就能對所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列 準(zhǔn)確的測試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后還能對系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃描測試。同時(shí)出現(xiàn)了一批適用于微機(jī)的電路仿真和設(shè)計(jì)的軟件 ， 如 PSPICE、 EWB( Electrinic Workbench)等。 EDA 技術(shù)就是以計(jì)算機(jī)為工具 ， 在 EDA 軟件平臺(tái) 上 ， 根據(jù)硬件描述語言 HDL 完成的設(shè)計(jì)文件 ，自動(dòng)地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局線、 仿真 ， 直至對于特定目測網(wǎng)絡(luò)是否暢通 ； 第三階段 ， 建立用戶和安裝常用的故障報(bào)警裝置。 溫度巡檢系統(tǒng) 不僅要進(jìn)行數(shù)據(jù)的自動(dòng)采集處理與實(shí)時(shí)控制 ， 而且要考慮數(shù)據(jù)的分析與管理 。 temperature data logging devices。 本課題針對溫度檢測儀的技術(shù)要求，設(shè)計(jì)了一種 4 路 熱電偶 溫度檢測儀。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。 題 目： 基于 FPGA 的熱電偶溫度巡檢儀的設(shè)計(jì) 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) I 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和 電子版，允許論文被查閱和借閱。該儀表可以檢測 4 個(gè)測試點(diǎn)的溫度 ， 可 廣泛應(yīng)用于工業(yè)生產(chǎn)和人們?nèi)粘Ｉ钪小?FPGA。 系統(tǒng)對大量有關(guān)聯(lián)數(shù) 據(jù)的存儲(chǔ) ， 目的是為讓用戶方便地訪問和使用數(shù)據(jù)資源 ，將采集到的實(shí)時(shí)數(shù)據(jù)和歷史數(shù)據(jù)完整、系統(tǒng)地管理起來 。 EDA 技術(shù)是以計(jì)算機(jī)科學(xué)和微電子技術(shù)發(fā)展為先導(dǎo) ， 匯集了計(jì)算機(jī)應(yīng)用科學(xué)、微電子結(jié)構(gòu)、工藝學(xué)和電子系統(tǒng)科學(xué)的最新成果的先進(jìn) CAD(Computer Aided Design)技術(shù) ，它是在先進(jìn)的計(jì)算機(jī)工作平臺(tái)上開發(fā)出的一系列電子設(shè)計(jì)軟件系統(tǒng)。 第四階段從九十年代至今。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)自動(dòng)化程度。 （ 3）按編程特性分 按編程特性分類 FPGA 可分為一次編程型和可重復(fù)編程型兩類。折線互聯(lián)資源包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的連接點(diǎn)，從而使 CLB 更易設(shè)計(jì)成各種應(yīng)用型電路。 1． 圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方式。 可以說，應(yīng)用 HDL 的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA 技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。適配完成后可以利用適配所產(chǎn) 生的仿真文件作精確的時(shí)序仿真，同時(shí)長生可用于編程的文件。通常的分類方法是： （ 1） 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD， 如 Lattice 的 ispLSI系列 、 Xilinx 的 XC9500 系列、 Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的 Mach系列等?，F(xiàn)在 ， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言 ， 又得到眾多 EDA 公司的支持 ， 在電子工程領(lǐng)域 ， 它已成為事實(shí)上的通用硬件描述語言。信號(hào)的切換是為本系統(tǒng)多路要求而設(shè)置的 ， 程控偏置的原因是考慮溫度測量的范圍較寬 ， 如果不加該級(jí)電路會(huì)造成整個(gè)測量系統(tǒng)分辨力不高而降低測量精度 。在系統(tǒng)安裝及工作之前必須將主機(jī)逐個(gè)與 DS18B20 掛接 ， 從激光 ROM 中讀出其序列號(hào) ， 然后分別賦予在系統(tǒng)中的編號(hào) 1~N。 此設(shè)計(jì) 是對 四路溫度 巡檢 ，將采集信號(hào)送入 多路選擇器件 CD4052（可進(jìn)行信號(hào)切換）， 經(jīng)冷端補(bǔ)償后的信號(hào)與測量端信號(hào) 經(jīng)過放大電路將模擬信號(hào)放大，經(jīng) A/D 轉(zhuǎn)換后送入芯片 ，最終顯示 。非標(biāo)準(zhǔn)化熱電偶在使用范圍或數(shù)量級(jí)上均不及標(biāo)準(zhǔn)化熱電偶，一般也沒有統(tǒng)一的分度表，主要用于某些特殊場合的測量。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 14 鎳鉻鎳硅熱電偶 （ K 型）是一種使用十分廣泛的賤金屬熱點(diǎn)偶，熱電絲直徑一般為~。 （ 2） 當(dāng) INH=1 時(shí)，無論 A， B 為任何狀態(tài)，接通通道均不接通。由于 A A2 工作于線性狀態(tài)，其同相、反相輸入端具有“虛短”特性，因此共模信號(hào)在 R3 兩端的 電位 相等，即 R3 上沒有共模電流，所以 A1 和 A2 對共模信號(hào)的電壓放大倍數(shù)僅為 1，差模信號(hào)在 R3 兩端產(chǎn)生壓降，其電壓放 大倍數(shù)為 1+2R1/R3(R1=R4)。 D0～ D7： 8 位數(shù)字量輸出端 。要求時(shí)鐘頻率不高于 640KHZ。 （ 4） 工作過程 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 18 ADC0809 的工作過程是：首先輸入 3 位地址，并使 ALE=1，將地址存入地址鎖存器中。 如圖 所示 ，冷端補(bǔ)償電路有不平衡電橋組成，其輸出端串聯(lián)在 熱電偶 回來中。 圖 電橋補(bǔ)償 電路 7．芯片介紹（ FLEX10K） （ 1） FLEX10K 系列 FPGA 器件簡介 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 19 FLEX10K 系列是第一款多達(dá) 25 萬門的嵌入式 PLD，該系列包括 FLEX10KA、FLEX10KB、 FLEX10KV 和 FLEX10KE，它的集成度已經(jīng)達(dá)到了 25 萬門。 2）高密度： 10000~250000 個(gè)可用門；高達(dá) 40960 位內(nèi)部 RAM。 ENTITY mux4 IS PORT ( din:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。此后外部控制可以使 OE由低電平變?yōu)楦唠娖剑ㄝ敵鲇行В?，此時(shí)， 0809 的輸出數(shù)據(jù)總線 D[7..0]從內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書 (畢業(yè)論文 ) 22 原來的高阻態(tài)變?yōu)檩敵鰯?shù)據(jù)有效。 （ 2） 生成 ADC0809 控制模塊 在 MAX +plusⅡ 環(huán)境下由 VHDL 語言（ ）生成的 ADC0809 模塊。 OE:OUT STD_LOGIC。 SIGNAL LOCK:STD_LOGIC。039。START=39。039。039。LOCK=39。039。 END PROCESS COM。139。設(shè)計(jì)步驟如下： （ 1）打開 Mega Wizard PlugIn Manager 初始對話框。最后點(diǎn)擊 Finish按鈕完成定制。 USE 。 WHEN0100=LED7S=0011001。 END PROCESS。延時(shí)過后則高位LED7S1 輸出為“ 40”，即“ 0010000”，經(jīng)查表顯示相應(yīng)數(shù)值為“ 0”； LED7S2 輸出為“ 40”，即“ 0010000”，經(jīng)查表顯示相應(yīng)數(shù)值為“ 0”； LED7S3 輸出為“ 24”，即“ 0