【正文】 主要是通過單片機(jī)來進(jìn)行系統(tǒng)控制，通過 FPGA 的編程來完成調(diào)幅調(diào)頻的工作，再通過低通濾波模塊，從而達(dá)到精密信號發(fā)生器的效果 .此外，由于設(shè)計電路時使用了可編程邏輯器件，所以可以進(jìn)一步擴(kuò)展性能。 系統(tǒng)仿真 用 MAX+plusⅡ 設(shè)計 DDS 系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。即 K2 =（ θ 2A ） /360176。將 BΔθ表示為頻率控制字 K， 則輸出信號波形的頻 率表示式為： Nlkcff 20 ? K=20K （ ） NMlkco ff 2 2m ax ?? （ ） 式中 K 為頻率控制字， N 為累加器位數(shù)， M 為相位增量寄存器位數(shù)。用 MAX+PLUSⅡ 編程器通過 Altera 編程硬件或其它工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過仿真確認(rèn)后的編程目標(biāo)文件便如所選定的 Altera 可編程邏輯器件中，然后加入實際激勵信號，測試是否 達(dá)到設(shè)計要求。首先，根據(jù)設(shè)計項目要求設(shè)定編譯參數(shù)和編譯策略。 S1SWPBS2SWPBS3SWPBS4SWPBS5SWPBS6SWPBS7SWPBS8SWPBS9SWPBS10SWPBS11SWPBS12SWPBS13SWPBS14SWPBS15SWPBS16SWPB1KR21KR31KR11KR4sw1sw2sw3sw4sw5 sw6 sw7 sw8 圖 46 4*4 鍵盤接口電路 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 22 5 系統(tǒng)的計算與仿真 MAX+plusⅡ軟件介紹 MAX+PLUSⅡ 的全稱是 Multipe Array Matrix and Programmable Logic User System（多陣列矩陣及可編程邏輯用戶系統(tǒng)），它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持 FLEX、 MAX 及 Classic 系統(tǒng)器件。 在鍵入數(shù)據(jù)時采用移位的方式逐個顯示鍵入數(shù)值，輸入完畢后其數(shù)據(jù)和單位一并顯示；八位數(shù)碼管，前 6 位用來顯示 0～ 6 位數(shù)據(jù)，最后 2 位用以顯示頻率單位 HZ。原 理框圖 和管腳圖如 圖 43 所示 圖 43 DAC0832 原 理圖 和管腳圖 圖 43 中， 運(yùn) 算放大器 A2 的作用是把 運(yùn) 算放大器 A1 的 單 向 輸 出 電壓轉(zhuǎn)換 成 雙向輸 出 電壓 。 D/A 轉(zhuǎn)換器由 8 位輸入 鎖存器、 8 位 DAC 寄存器、 8 位 D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。 本設(shè)計主要由 FPGA 與 DA 轉(zhuǎn)換芯片的接口電路、低通濾波電路、外擴(kuò)的鍵盤控制電路以及數(shù)碼管顯示電路組成。 相位 /幅度轉(zhuǎn)換電路 相位 /幅度轉(zhuǎn)換電路是 DDS 電路中的另一個關(guān)鍵部分。然而由于進(jìn)位鏈必須位于臨近的 LAB（ 邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約整個系統(tǒng)速度的提高。 系 統(tǒng) 控 制 電 路輸入寄存器算術(shù)運(yùn)算電路低 位 累 加 器加法器算術(shù)運(yùn)算電路ROM輸出控制高 位 累 加 器頻 率 調(diào)協(xié) 字 輸 入相 位 控 制 字進(jìn)位信號頻 率 控 制 字控 制 信 號基 準(zhǔn) 時 鐘輸 出相 位 累 加 器相 位 / 幅 度 轉(zhuǎn) 換 電 路 圖 37 FPGA實現(xiàn)的 DDS 原理框圖 雖然有的專用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。 可編程邏輯器件以其速度高、規(guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實現(xiàn) DDS 技術(shù) [7]。這樣做不僅節(jié)省了FPGA 內(nèi)部資源，同時簡化了設(shè)計的復(fù)雜度。正弦波發(fā)生模塊原理 框圖如圖 33 所示。如果設(shè)定累加器的初始相位，則可以對輸出信號進(jìn)行相位控制。 用相位累 加器輸 出的 數(shù) 據(jù)作 為波形內(nèi) 存（ ROM）的相位取 樣 地址， 這樣 就可把存 儲 在波形 內(nèi) 存 內(nèi) 的波形抽 樣 值 （二 進(jìn) 制 編碼 ） 經(jīng) 查找表查出，完成相位到幅值 轉(zhuǎn)換 。 本設(shè)計中采用 Altera公司的 FLEX10K系列芯片 EPF10K10LC844，作為實現(xiàn) DDS的 FPGA 芯片。 99 年收購 Vantis（原 AMD 子公司） ,成為第三大可編程邏輯器件供應(yīng)商。 XILINX 是 FPGA 的發(fā)明者，老牌 FPGA 公司，是最大可編程邏輯器件供應(yīng)商之一。 FPGA 芯片的選擇 隨著可編程邏輯器件應(yīng)用的日益廣泛，許多 IC 制造廠家涉足 CPLD/FPGA 領(lǐng)域。其速 度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計。 由于 FPGA 對信號的處理功能不及微控制器，如果用它來做控制器的話，不僅代碼 量非常大， FPGA 內(nèi)部資源使用量將非常大，甚至可能會出現(xiàn)資源不夠的情況，因此我們用 89S52 作為控制器來減輕 FPGA 的負(fù)擔(dān)，同時方便系統(tǒng)的設(shè)計。采用 VHDL 語言來編程，然后下載文件到 FPGA 來實現(xiàn)。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得 到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。； 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 4 2 設(shè)計方案的概述及論證 系統(tǒng)的性能要求 首先對本題目進(jìn)行分析知， 信號發(fā)生器由 單片機(jī) 、接口電路、 FPGA、低通濾波器 、 D/A 轉(zhuǎn)換等部分 組成， 其中主要為用 FPGA 實現(xiàn)直接數(shù)字頻率合成器 (DDS)的功能及單片機(jī)的控制功能。信號的頻率、相位可通過鍵盤輸入并顯示。隨著現(xiàn)代無線電通信事業(yè)的發(fā)展，移動通信雷達(dá)制導(dǎo)武器和電子對抗等系統(tǒng)對頻率合成器提出越來越高的要求。為滿足個人電腦、無繩電話 和高速數(shù)據(jù)傳輸設(shè)備的發(fā)展需求，電子廠商們越加迫切地追求電子產(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸 [2]。 另外隨著 21 世紀(jì)的到來，人類正在跨入信息時代。側(cè)重敘述了用 FPGA 來完成直接數(shù)字頻率合成器 (DDS)的設(shè)計， DDS 由相位累加器和正弦 ROM 查找表兩個功能塊組成，其中 ROM 查找表由兆功能模塊 LPM_ROM 來實現(xiàn)。 頻率合成器是電子系統(tǒng)的心臟，是 決定電子系統(tǒng)性能的關(guān)鍵設(shè)備。 電子系統(tǒng)的集成化，不僅可使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可使系統(tǒng)的可靠性大大提高。再加上現(xiàn)在電子技術(shù)突飛猛進(jìn)的發(fā)展，產(chǎn)品的技術(shù)含量越來越高，使得芯片的復(fù)雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設(shè)計的需求也越來越多，特別是專用集成電路（ ASIC）設(shè)計技術(shù)的日趨進(jìn)步和完善 ，推動了數(shù)字系統(tǒng)設(shè)計的迅速發(fā)展?，F(xiàn)在許多DDS 芯片 都 直接提供了實現(xiàn)多種數(shù)字調(diào)制的功能，實現(xiàn)起來比較簡單，而要實現(xiàn)模擬線性調(diào)制具有一定的難度。 （ 4）信號發(fā)生器相位差 0176。； （ 3）兩路輸出正弦波信號，峰峰值分別在 ～ 5V變化； （ 4）數(shù)字顯示頻率、相位差。雖然用此方案產(chǎn)生的信號具有頻譜純度高、集成度高等優(yōu)點。方案三的方法在軟、硬件電路設(shè)計上都簡單，且與我們的設(shè)計思路緊密結(jié)合。 FPGA 由可編程邏輯單元陣列、布線資源和可編程的 I/O 單元陣列構(gòu)成，一個FPGA 包含豐富的邏輯門、寄存器和 I/O 資源。若在系統(tǒng)級應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然設(shè)備驅(qū)動程序的開發(fā)是另一種情況，搞系統(tǒng)級應(yīng)用看似起點高，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點個人開發(fā)，希望能幫助想學(xué) FPGA 但很茫然無措的人理一理思路。 Altera是著名的 PLD 生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。 可以講 Altera 和Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向 。 FLEX10K是 Altera 公司 1995 年推出的產(chǎn)品系列，它集合了可編程器件的靈活性，采用 mCMOS SRAM 工藝制造，器件規(guī)模從 10000 門到 250000 門，系統(tǒng)時鐘可以達(dá)到 204MHZ，兼容 66MHZ， 64 bit PIC，采用獨(dú)特的嵌入式陣列和邏輯陣列的邏輯實現(xiàn)結(jié)構(gòu)，同一系列相同封裝的芯片在管腳上滿足兼容 [16]。每 來 一 個時鐘脈沖 fs，加法器 將頻 率控制字ｋ與累加寄 存器輸 出的累加相位 數(shù) 據(jù)相加，把相加后的 結(jié) 果送至累加寄存器的 數(shù) 據(jù) 輸 入端。 新的數(shù)據(jù)送到相位累加器時，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片 頻率合成器 之間的相位差 [4]。輸出頻率 Fout=M*Δf（ M 為頻率控制字），由此式可知，只要改變頻率控制字 M 即可改變輸出頻率。原理組成框圖如圖 35 所示 : 32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 256KHz AM 波 8位計數(shù)器 8 位 正弦ROM 幅值放大 直流疊加 乘法器 Fo 調(diào)制度控制字 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 12 圖 35 FM 調(diào)制原理組成框圖 ASK 調(diào)制原理 根據(jù) ASK 的定義，輸入為 1 時，輸出幅度最大，輸入為 0 時，輸出為 0，可以很容 易得到 ASK 信號。頻率合成有多種實現(xiàn)方法，其中32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 M 序列 1K 正弦ROM 乘法器 最大頻偏 加 法 器 頻率控制字 載 波 ROM 調(diào)頻波 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計 13 直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點，如頻率切換速度快、分辨率高、頻率和相位易于控制等 。相位累加器的輸出對應(yīng)于該合成周期信號的相 位，并且這個相位是周期性的，在 0～ N2 范圍內(nèi)起變化。另外采用 VHDL 硬件描述語言實現(xiàn)整個 DDS 電路，不僅利于設(shè)計文檔的管理，而且方便設(shè)計的修改和擴(kuò)充，還可以在不同 FPGA 器件之間實現(xiàn)移植。為 了進(jìn)一步提高速度，在設(shè)計相位累加器模塊和加法器模塊時并沒有采用 FPGA 單元庫中16～ 32 位加法器，盡管它們可以很容易地實現(xiàn)高達(dá) 32 位的相位累加器，但當(dāng)工作頻率較高時，它們較大的延時不能滿足速度要求，故不可取。由于本設(shè)計只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于 x=π直線成奇對稱 ，基于此可以將 ROM 表減至原來的1/2，再利用左半周期內(nèi)，波形對于點（π /2， 0）成偶對稱，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過一個正弦碼表的前 1/4 周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近 3/4 的資源 [15]。 ADC0832 的介紹： DAC0832 是 8 分辨率的 D/A 轉(zhuǎn)換集成芯片。本設(shè)計選用直通方式。 為保證穩(wěn)幅輸出，選用 AD817，這是一種低功耗、高速、寬帶運(yùn)算放大器 , 具有很強(qiáng)的大電流驅(qū)動能力。并在掃描頻率的控制下對鍵盤的列輸出信號進(jìn)行掃描，當(dāng)有鍵按下，則讀入相應(yīng)的數(shù)值進(jìn)行相應(yīng)的處理。邏輯設(shè)計的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設(shè)計網(wǎng)表文件輸入等。模擬仿真是在考慮設(shè)計項目具體適配器件的各種延時的情況下仿真設(shè)計項目的一種項目驗證方法，稱為后仿真。 系統(tǒng)頻率、相位和幅度的計算 正弦波可表示為 :F=Asin(2Л of ),數(shù)字量最終轉(zhuǎn)換為模擬量時可表示為： F=Asin(θ k1+Δ θ ) （ ） 式中 of 為輸出正弦波頻率， A 為輸出正弦波的幅度， Δ θ 為一個時鐘周期 Tclk 的相位增量，即 2Л Tclk。且 clkf 的 取值受到 D/A 轉(zhuǎn)換速率的限制，因 D/A轉(zhuǎn)換器 AD7521 的轉(zhuǎn)換速率為 500ns，即頻率為 2MHZ，綜合考慮選取晶振基準(zhǔn)頻率為 。 頻率分辨率 定義 為：Δ f=fc/ N2 =20HZ 由于 FPGA 的工作電壓為 5V，所以幅度分辨率為： Adiv=5/216 =,故都能達(dá)到指標(biāo)要求。