【正文】 WHEN OTHERS=sm=0000000。 WHEN 0010=sm=1011011。 ELSIF tmp=4 THEN q_s=pp11。 PROCESS (tmp) IS BEGIN IF tmp=0 THEN q_s=tmp1。 u2: jfq PORT map (rst,add,tmp1,pp22,pp11,pp00)。 CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT QDJB。 qdo : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 END PROCESS。 ELSE tmpb:=tmpb1。 THEN IF ldn=39。 variable tmpb: STD_LOGIC_VECTOR (3 DOWNTO 0)。 IF tb=39。139。 ENTITY jsq IS PORT(clr,ldn,en,clk: IN STD_LOGIC。 END IF。 ELSE Points_D1:=points_D1+39。 ELSE POINTS_C1:=POINTS_C1+39。139。BB0=0000。 IF POINTS_B2=1001THEN POINTS_B2:=0000。 AA2=points_A2。POINTS_D1:=0000。139。 BEGIN PROCESS(rst,add,chos) IS VARIABLE points_a2,points_a1: STD_LOGIC_VECTOR (3 DOWNTO 0)。 USE 。D1=39。 and D=39。039。039。states=w2。) THEN A1=39。 ELSIF (A=39。139。139。 ARCHITECTURE art OF qdjb IS constant w1: STD_LOGIC_VECTOR:=0001。 END。 CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 QA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END。 ENTITY qdq IS 12 PORT(qd :IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 8 WHEN 1001=DOUT7=1111011。 0 WHEN 0001=DOUT7=0110000。 END PROCESS。 END IF。 ELSE POINTS_B0:=POINTS_B0+1。 THEN POINTS_A0:=0000。 VARIABLE POINTS_B0: STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 QB=TMPB。 IF TMPB=0000 THEN TMPB:=0110。139。 ARCHITECTURE ART OF JSQ IS BEGIN PROCESS(CLK) IS VARIABLE TMPA:STD_LOGIC_VECTOR(3 DOWNTO 0)。 其 VHDL 源程序如下： LIBRARY IEEE。 a1=a_1。139。 ELSIF b=39。 or d_1=39。d_1=39。139。 USE 。 3） 系統(tǒng)的輸出信號有：四組搶答成功與否的指示燈控制信號輸出口 LEDA； LEDB； LEDC； LEDD，四個組 搶答時的計時數(shù)碼顯示控制信號，搶答成功組別顯示的控制信號若干，各組記分動態(tài)顯示的控制信號若干。同時 還可以設(shè)置計時 記分 犯規(guī)及獎勵記錄等多種功能。 5） 數(shù)碼顯示功能。 可 用靜態(tài)顯 示，使用 4 個數(shù)碼管，兩個顯示計時，一個顯示組別，一個顯示分?jǐn)?shù) 。 END ENTITY QDJB。039。139。 then a_1=39。 ELSIF c=39。139。 END ARCHITECTURE ART。 QA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 TMPB:=0110。 置數(shù)控制，如果不想要 60 可以從 TA,TB 輸入倒計時秒數(shù) ELSIF EN=39。 END IF。但隨著數(shù)位的增加，電路的接口也會相應(yīng)增加。 OUT1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。139。 ELSE POINTS_A0:=POINTS_A0+1。 ELSIF CHOS=0100 THEN IF POINTS_D0=1001 THEN POINTS_D0:=0000。 ELSIF chos=0100 then out1=POINTS_D0。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 5 WHEN 0110=DOUT7=1011111。 圖 譯碼器顯示模塊（ YMQ）仿真波形 A I N 4[ 3. . 0] D O U T 7[ 6. . 0]Y M Qin s t 圖 譯碼器顯示模塊（ YMQ） 框圖 第六節(jié)： 系統(tǒng)元件例化 元件例化 LIBRARY IEEE。 out2 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 END ponent QDJB。 END COMPONENT YMQ。 u2: jfq PORT map (rst=rst,add=add,chos=tmp1,out1=out2)。 A1,B1,C1,D1: OUT STD_LOGIC。139。 and D=39。D1=39。039。039。 and C=39。C1=39。039。039。 END ARCHITECTURE art。 END ENTITY jfq。EVENT AND ADD=39。 POINTS_C2:=0001。 END IF。PP0=AA0。139。 ELSIF CHOS=0100THEN IF POINTS_C1=1001THEN POINTS_C1:=0000。PP1=CC1。 ELSE Points_D2:=points_D2+39。 PP2=DD2。 圖 記分模塊（ jfq）仿真波形 第三節(jié)： 記分功能 LIBRARY IEEE。 ARCHITECTURE art OF jsq IS Signal da: STD_LOGIC_VECTOR (3 DOWNTO 0)。 THEN da=da+39。 END IF。 ELSIF clk39。139。 END IF。 ENTITY qdq IS PORT(qd : IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 A, B, C, D: IN STD_LOGIC。 20 END COMPONENT JSQ。 signal tmp: integer range 0 TO 5。) THEN tmp=tmp+1。 sel=000100。 END PROCESS。 WHEN 0111=sm=0000111。 END。 WHEN 0101=sm=1101101。 sel=100000。 sel=000010。event and ck=39。 signal tmp1,tmp2,tmp3: STD_LOGIC_VECTOR (3 DOWNTO 0)。 QA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END。 USE 。 END IF。tmpb:=db。 THEN tmpa:=0000。139。 ELSE IF ta=39。 Qb: OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 END PROCESS。DD1= points_D1。 ELSIF chos=1000 THEN IF points_D1=1001 THEN 17 Points_D1:=0000。CC0=0000。PP0=BB0。 END IF。 PP2=AA2。 ELSE POINTS_A2:=POINTS_A2+39。 16 POINTS_B2:=0001。 VARIABLE points_d2,points_d1: STD_LOGIC_VECTOR (3 DOWNTO 0)。 chos:IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 END IF。039。039。B1=39。 and B=39。139。139。C1=39。 a