06arm異常中斷處理及程序設(shè)計(jì)-免費(fèi)閱讀
【正文】 ? （ 5）中斷返回。存儲(chǔ)中斷處理程序的地址與當(dāng)前 PC值為一個(gè)相對(duì)地址 (4 KB范圍內(nèi) )。 2/26/2023 11 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開發(fā)（第 2版） 預(yù)取指異常及處理 ? 預(yù)取指異常處理指令如下： R14_abt = address of the aborted instruction + 4 //R14_abt存儲(chǔ) abt指令＋ 4位置 SPSR_abt = CPSR //保存 CPSR CPSR[4:0] = 0b10111 //進(jìn)入 SVC模式 CPSR[5] = 0 //執(zhí)行 ARM狀態(tài)指令 /* CPSR[6] is unchanged */ CPSR[7] = 1 //禁止 IRQ if high vectors configured then //進(jìn)入異常處理 PC = 0xFFFF000C else PC = 0x0000000C 2/26/2023 12 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開發(fā)（第 2版） IRQ異常及處理 ? 當(dāng)外部普通中斷異常請(qǐng)求管腳發(fā)送中斷信號(hào)時(shí)，將產(chǎn)生一個(gè)普通 IRQ，因其優(yōu)先級(jí)低于 FIQ，因此，當(dāng)產(chǎn)生一個(gè) FIQ時(shí)將屏蔽掉 IRQ請(qǐng)求。 ? 經(jīng)過以上機(jī)制， ARM處理器能夠很好的支持中斷和中斷嵌套。 ? 在處理異常之前，為了在異常處理完成后能夠很好的返回到中斷處理之前的狀態(tài)，在編寫程序的時(shí)候有必要將處理器當(dāng)前的狀態(tài)保護(hù)起來，另外，在同一時(shí)刻有可能出現(xiàn)多個(gè)異常中斷請(qǐng)求。 2/26/2023 8 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開發(fā)（第 2版） 未定義指令異常處理步驟 R14_und = address of next instruction after the undefined instruction //R14_und為下一指令地址 SPSR_und = CPSR //存儲(chǔ) CPSR狀態(tài) CPSR[4:0] = 0b11011 //進(jìn)入未定義模式 CPSR[5] = 0 //執(zhí)行 ARM執(zhí)行 //CPSR[6] is unchanged，允許 FIQ CPSR[7] = 1 //禁止 IRQ if high vectors configured then //指向未定義中斷向量 PC = 0xFFFF0004 else PC = 0x00000004 2/26/2023 9 北京大學(xué)出版社出版 嵌入式 ARM系統(tǒng)原理與實(shí)例開發(fā)（第 2版） 軟中斷異常及處理 ? 軟中斷異常是由 SWI指令產(chǎn)生的，其將進(jìn)入使 CPU進(jìn)入 SVC模式，執(zhí)行以下操作： R14_svc = address of next instruction after the SWI instruction //R14_svc指向 SWI下一條要執(zhí)行指令 SPSR_svc = CPSR //備份 CPSR CPSR[4:0] = 0b10011 //進(jìn)入 SVC模式 CPSR[5] = 0 //執(zhí)行 ARM狀態(tài)指令 /* CPSR[6] is unchanged */ CPSR[7] = 1
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