基于vhdl的數(shù)字時(shí)鐘論文-免費(fèi)閱讀
【正文】 [2]《數(shù)字電路試驗(yàn)一體化教程》 清華大學(xué)出版社 候建軍主編。例如設(shè)置時(shí)間為 14:28:59，通過仿真可以驗(yàn)證 qout 輸出是正確的。 when others=qout=39。 elsif clk39。 rst:in std_logic。 end if。 then if t=counter_len then t:=0。 architecture behave of fen1 is constant counter_len:integer:=39999999。 1HZ 的秒信號(hào) 實(shí)體名： fen1 功 能：對(duì)輸入時(shí)鐘進(jìn)行 40000000 分頻，得到 1Hz 信號(hào) 接 口： clk 時(shí)鐘輸入 qout秒輸出信號(hào) library ieee。 use 。 sel =01111111。 sel =11110111。 end if。)then t:=0。 qin5 : in std_logic_vector(3 downto 0)。 use 。 end if。 else carry=39。 tem2=0001。 qout2 : out std_logic_vector(3 downto 0)。 end behave。039。event and clk=39。 end fen60。 use 。 (2) 功能級(jí)模擬用 VHDL，模擬器對(duì)編輯后的程序進(jìn)行模擬，如果達(dá)不到設(shè)計(jì)要求，則可以重新修改程序，直到通過功能模擬。 (1) 與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。HDL 語言使用與 設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。典型的 EDA 工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。 數(shù)字鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。 計(jì)時(shí)模塊 ...................................... 錯(cuò)誤 !未定義書簽。 The use of EDA as a development tool, VHDL language for hardware description language, MAX + PLUS II program runs as a platform for the development of procedures by running through the debugging, waveform simulation, the initial realization of the design goals。摘要 隨著基于 CPLD 的 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入， EDA 技術(shù)在電子信息、通信、自動(dòng)控制用計(jì)算機(jī)等領(lǐng)域的重要性日益突出。 This procedure used in hardware description language VHDL, the hardware can significantly reduce the number of entrylevel system design, give people the impression that a close relative of C language. 目 錄 第一章概論 .......................................................... 5 課程背景 ： ..................................... 錯(cuò)誤 !未定義書簽。 顯示模塊 ....................................... 錯(cuò)誤 !未定義書簽。 因此，我們此次設(shè)計(jì)與制做數(shù)字鐘就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘 .而且通過數(shù)字鐘的制作進(jìn)一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實(shí)用方法 .且由于數(shù)字鐘包括組合邏輯電路和時(shí)敘電路 .通過它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法 . 第一章概論 1 .1課程背景 FPGA 系統(tǒng)設(shè)計(jì)初級(jí)班培訓(xùn)課程主要幫助學(xué)員盡快掌握 CPLD/FPGA 的開發(fā)流程和設(shè)計(jì)方法，以工程實(shí)踐為例，循序漸進(jìn)的學(xué)習(xí) FPGA 的集成開發(fā)環(huán)境，開發(fā)流程以及硬件電路設(shè)計(jì)等知識(shí)。綜合器的功能就是將設(shè)計(jì)者在 EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。設(shè)計(jì)者可利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制 FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 。 (3) 邏輯綜合與優(yōu)化 將通過功能模擬的程序放到 VHDL 編譯器中，進(jìn)行邏輯綜合與優(yōu)化。 use 。 architecture behave of fen60 is signal tem1:std_logic_vector(3 downto 0)。139。
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