【正文】 ha: Led3 = 839。hf8。 //顯示4 439。h2: Led3 = 839。//分?jǐn)?shù)顯示寄存器重置answer=8’hff。//蜂鳴器標(biāo)志位重置 BuClk=139。 end end end //重置模塊 //按下clr鍵以后各組參數(shù)重置，整個比賽重新開始 if(clr) begin //重置各個標(biāo)志位和參數(shù) EnFlat=139。d1。b0)//倒計時結(jié)束還沒有按鍵按下，則搶答停止且蜂鳴器響 EnFlat=139。d48000000)//計時實現(xiàn)1HZ分頻 t=t+3239。 end//第三組加減分if(answer ==3’d3)begin begin if(add) score3=score3+1。 BuClk=139。 BuClk=139。 BuClk=139。 //指示蜂鳴器發(fā)聲 BuClk=139。b1) begin //如果按鍵1按下 if(inputL1==139。b11111111。reg score3=4’d5。b0。 //蜂鳴器//各個寄存器變量聲明reg [0:7] Led1。再次感謝張老師在這一段時間的幫助。在仿真的過程中，由于對于Quartus II軟件的陌生，在很多仿真和調(diào)試方面都不會，但是通過自己在網(wǎng)上查資料，問同學(xué)，問老師，慢慢的一步一步，也就會了。因為在這里只是仿真所以決定，在仿真之時把時鐘信號改為20MHz，這樣的話周期則為50ns,仿真起來就方便了很多。hbf。 //顯示7 439。h5: Led3 = 839。ha4。//把第一組的分?jǐn)?shù)賦值給分?jǐn)?shù)寄存器因此數(shù)碼管顯示模塊所要做的工作也就不多了，源代碼如下： //數(shù)碼顯示模塊begin case(score) 439。b1。 //延時變量加1 BuL = BuL + 839。 BuClk=139。 else begin t=3239。//把第一組的分?jǐn)?shù)賦值給分?jǐn)?shù)寄存器 end其他各組與第一組類似，依次類推即可，詳細(xì)代碼，參見附錄。 //指示蜂鳴器發(fā)聲 BuClk=139。b1) begin //如果按鍵1按下 if(inputL1==139。b11111111。分?jǐn)?shù)顯示BCD組號顯示BCD倒計時蜂鳴器搶答判斷開始InputEn加減分判斷： 主程序流程圖搶答模塊是本次設(shè)計的重點，原理是：當(dāng)主持人按下inputEn按鍵，啟動初始化模塊，搶答標(biāo)志位EnFlat發(fā)生改變，開始進入搶答時間。一、等待主持人按鍵開始搶答，在此狀態(tài)時會一直檢測按鍵信號，當(dāng)收到主持人的開始搶答信號進入下一個環(huán)節(jié)。如果倒計時結(jié)束之后無人搶答，則蜂鳴器不做反應(yīng)。開始搶答時，有主持人宣布搶答開始，并按下開始搶答按鍵，各組開始搶答，其中任意一組搶到題目，則電路進行自鎖，其它各組再按按鍵即為無效，搶到題目后蜂鳴器響，作答結(jié)束后依據(jù)回答答案是否正確有主持人選擇進入加減分模塊，每組初始分?jǐn)?shù)為五分，答對一道加一分，錯一道減一分，不搶答則分?jǐn)?shù)不加不扣。可以通過選擇Start Complication來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。Altera的Quartus II 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera　DSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。設(shè)計軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時序的收斂。 FPGA的配置FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。④布局布線，就是將綜合后的網(wǎng)表文件針對某一個具體的目標(biāo)器件進行邏輯映射。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。廠商也可能會提供便宜的但是編輯能力差的FPGA。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。能夠?qū)崿F(xiàn)多路搶答器功能的方式有很多種，主要包括前期的數(shù)字電路、模擬電路以及數(shù)字電路與模擬電路組合的方式，但是這種方式制作過程比較復(fù)雜，并且可靠性準(zhǔn)確性不高，研發(fā)周期也比較長。畢 業(yè) 論 文（設(shè) 計） 2013 屆 通信工程 專業(yè) 班級 題 目 基于FPGA的多路數(shù)字搶答器的設(shè)計 姓 名 學(xué)號 指導(dǎo)教師 職稱 二О一 三 年 五 月 二十五 日內(nèi) 容 摘 要本文主要介紹了以FPGA為基礎(chǔ)的四路數(shù)字搶答器的設(shè)計，首先對各模塊的功能進行分配，此次設(shè)計主要有七個模塊，依次為搶答模塊、加減分模塊、倒計時模塊、蜂鳴器模塊和數(shù)字顯示模塊。目前對于搶答器的功能描述，如涵蓋搶答器、選手答題計時、限時搶答以及犯規(guī)組號搶答器具有搶答自鎖，暫停復(fù)位、電子音樂報聲、燈光指示、自動定時等功能，還有工作模式的切換和時間設(shè)定，對于這些隨著科學(xué)技術(shù)的發(fā)展，肯定還要得到進一步的改進。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。因此，F(xiàn)PGA的使用非常靈活。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行設(shè)計的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：Altera 　　Xilinx 　　Actel　　Lattice 　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。Quartus II設(shè)計工具完全支持VHDL、Verylog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。還可以通過選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運行該模塊來啟動編輯器模塊。LED倒計時模塊蜂鳴器模塊時鐘信號、重置信號搶答開始信號、各組搶答信號搶 答 器分?jǐn)?shù)顯示模塊組號顯示模塊搶答模塊 搶答器功能示意圖搶答器的具體功能如下： 設(shè)置搶答開始開關(guān)按鍵inputEN，此按鍵有主此人操控，在主持人宣布搶答開始后，按下此按鍵，各組方可開始進行搶答。此次設(shè)計以FPGA為基礎(chǔ)設(shè)計數(shù)字搶答器，根據(jù)主要的功能設(shè)計要求，該設(shè)計主要包括搶答輸入按鍵、BCD數(shù)碼管顯示、LED倒計時和FPGA系統(tǒng)。二、等待四組搶答按鍵狀態(tài)，在此狀態(tài)時，LED倒計時顯示模塊將開始顯示搶答計時，如果在規(guī)定時間內(nèi)有人最先搶答則直接進入下一個狀態(tài)，而如果無人搶答，計時時間到后也進入下一個狀態(tài)，此狀態(tài)下主持人按除復(fù)位鍵以外鍵無效，而按復(fù)位鍵則直接返回第一個狀態(tài)，并將積分復(fù)位。此時各組開始進行搶答，無論哪一組先按下按鍵，搶答標(biāo)志位EnFlat改變變?yōu)?’b0，禁止其他各組再次進行搶答；同時選手標(biāo)志位進行改變，與改組組號相對應(yīng)，主要適用于后續(xù)的加減分模塊；顯示組號的數(shù)碼管顯示搶到題目的這一組的組號；改變蜂鳴器的標(biāo)志位，蜂鳴器發(fā)聲，來告訴大家，此題已經(jīng)有人搶答，大家不要再次搶答了，也告訴主持人可以進行問題的提問，并且可以進行其他的后續(xù)操作。 //分?jǐn)?shù)顯示數(shù)碼管控制端 Led3=839。b0) begin //禁止其他選手搶答 EnFlat=139。b1。 倒計時模塊 倒計時模塊的主要功能是用來提醒大家趕快進行搶答，當(dāng)搶答標(biāo)志位EnFlat為1’b1即開始搶答時，倒計時開始。d0。b1。d1。 end