多路搶答器設(shè)計(jì)_eda課程設(shè)計(jì)-免費(fèi)閱讀
【正文】 四 、性能測試與分析 按下 rst 鍵清零，按下 s 鍵，觀察數(shù)碼管是否開始倒計(jì)時(shí)，揚(yáng)聲器是否發(fā)出報(bào)警聲，按下 s0,觀察數(shù)碼管是否顯示 1 和搶答的時(shí)間，再按 s1, 均不改變顯示，按下 rst 鍵，觀察是否清零，再按 s 鍵，不按別的，直到計(jì)時(shí)時(shí)間到，觀察是否顯示 00，揚(yáng)聲器是否發(fā)出報(bào)警。 u1:qdjb port map(clk2,rst,s0,s1,s2,s3,tmp=k,states=states_out)。 signal w:std_logic。 ponent ymq is port(ain4: in std_logic_vector (3 downto 0)。 warn:out std_logic。 a,b,c,d,e,f,g:out std_logic)。 仿真圖 分頻模塊圖 在這個模塊中主要實(shí)現(xiàn)搶答過程中實(shí)現(xiàn)輸出雙脈沖的功能。) THEN IF(count=1111) THEN clk16 = 39。) THEN IF(count=1111) THEN Count =0000。 USE 。 9 WHEN OTHERS=DOUT7=0000000。 1 WHEN 0010=DOUT7=1101101。 （五）譯碼模塊 VHDL 源程序 LIBRARY IEEE。 N=N+1。139。 ENTITY ALARM IS PORT(CLK,I:IN STD_LOGIC。 when others=null。139。 end sjxz。 （三）數(shù)據(jù)選擇模塊 VHDL 源程序 library ieee。 else tb=tb1。139。 else ta=ta1。139。 architecture one of js is signal co:std_logic。其中有四個搶答信號 s0、 s s s3；搶答使能信號s；搶答狀態(tài)顯示信號 states；搶答與警報(bào)時(shí)鐘信號 clk2；系統(tǒng)復(fù)位信號 rst；警報(bào)信號 tmp。 elsif (st=0001) then states=0001。139。139。 or st(1)=39。139。139。 or st(3)=39。 then if (s0=39。 begin p1:process(s0,rst,s1,s2,s3,clk2) begin if rst=39。搶答鑒別模塊 use 。 頂層文件： 在這個模塊中是對前七 個模塊的綜合編寫的頂層文件。 搶答器鑒別模塊： 在這個模塊中主要實(shí)現(xiàn)搶答過程中的搶答功能，并能對超前搶答進(jìn)行警告，還能記錄無論是正常搶答還是朝前搶答者的臺號，并且能實(shí) 現(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號將其余個綠搶答封鎖的功能。 報(bào)警模塊： 在這個模塊中主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下 控制鍵，有限時(shí)間內(nèi) 人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，有效電平輸入信號 i；狀態(tài)輸出信號 q；計(jì)數(shù)脈沖 clk2。 圖 2 電子搶答器的結(jié) 構(gòu)原理 2． 1 電子搶答器的整體結(jié)構(gòu) 電子搶答器的整體結(jié)構(gòu)如圖 1所示。 tmp:out std_logic)。 elsif clk239。139。 if (s1=39。 or st(3)=39。139。139。 or st(1)=39。 end if 。 end process p2。 warn:out std_logic。 then ta=0000。 then if ta=0000 then ta=1001。 p2:process(co,rst,s,stop,tb) begin if rst=39。 then if s=39。 end one。 clk2,rst: in std_logic。)then count=00。 case count is when 00=y=a。 （四）報(bào)警模塊 VHDL 源程序 LIBRARY IEEE。 BEGIN Q= WARN。 ELSIF(I=39。 END PROCESS。 END YMQ。 6 WHEN 0111=DOUT7=1110000。 （六）分頻模塊 VHDL 源程序 LIBRARY IEEE。 BEGIN PROCESS(clk2) BEGIN IF (clk239。 PROCESS(clk2) BEGIN IF (clk239。 END IF 。 entity qiangdaqi is port(clk,clk2,s,s0,s1,s2,s3,stop,rst:in std_logic。 states:out std_logic_vector(3 downto 0))。 a,b,c:in std_l
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