【正文】 圖5 4 信號(hào)測(cè)量工程類(lèi)型界面對(duì)模擬示波器四個(gè)信道的設(shè)置是通過(guò)單擊其對(duì)應(yīng)的“設(shè)置”鍵進(jìn)行的，單擊后會(huì)彈出如圖55所示信道設(shè)置對(duì)話框。圖5 2 測(cè)控系統(tǒng)軟件初始界面 新建工程新打開(kāi)的軟件不能執(zhí)行任何實(shí)際的測(cè)控功能，需要通過(guò)新建工程操作來(lái)確定工程類(lèi)型，以此引導(dǎo)系統(tǒng)進(jìn)行一些必須的內(nèi)部初始化。DSP作為測(cè)控卡的主控芯片，實(shí)現(xiàn)了與上位機(jī)的以太網(wǎng)通信和系統(tǒng)各模塊的協(xié)調(diào)、測(cè)控任務(wù)的分發(fā)與集合。由于以太網(wǎng)網(wǎng)絡(luò)有嚴(yán)密的層級(jí)性，雖然本系統(tǒng)的各個(gè)端點(diǎn)與主機(jī)屬于一個(gè)子網(wǎng)范圍，未經(jīng)路由器遠(yuǎn)程連接，但是需要交換機(jī)進(jìn)行連通，所以需要一些實(shí)地信息。 以太網(wǎng)通信功能的實(shí)現(xiàn)作為監(jiān)測(cè)數(shù)據(jù)的上行起始端和控制命令的下行目的端，DSP可以直接操作以太網(wǎng)通信模塊與上位機(jī)進(jìn)行通信，將大量實(shí)時(shí)測(cè)量數(shù)據(jù)通過(guò)以太網(wǎng)的高速特性送達(dá)上位機(jī)，在上位機(jī)通過(guò)相關(guān)應(yīng)用軟件進(jìn)行處理。 一種顯著提高DSP程序運(yùn)行速度的方法DSP的程序的運(yùn)行方式有兩種：①在線仿真調(diào)試方式，這種方式下程序代碼存放在DSP片上RAM里，由于其有很高的讀寫(xiě)速度，所以指令執(zhí)行流水線在讀取指令上耗費(fèi)的時(shí)間就非常小，可以獲得很高的執(zhí)行速度；②脫機(jī)獨(dú)立運(yùn)行方式，這種方式程序代碼是燒寫(xiě)在片上非易失存儲(chǔ)空間FLASH中，F(xiàn)LASH的讀速度比之RAM非常之慢，讀一次指令至少要等待5個(gè)SYSCLK，這就導(dǎo)致其指令執(zhí)行速度大打折扣。 DSP程序流程系統(tǒng)上電后，DSP的初始化及測(cè)控程序流程如圖423所示。圖4 21 基于小頻差原理的實(shí)現(xiàn)方法 實(shí)測(cè)結(jié)果 經(jīng)測(cè)試，60M的工作頻率下，可以實(shí)現(xiàn)基頻信號(hào)在 320KHZ~64HZ內(nèi)的連續(xù)生成，其目標(biāo)值與輸出值之間的頻差小于3‰。本模塊對(duì)60M工作頻率分頻獲得受控基頻，所以正弦信號(hào)輸出頻率為。圖4 18 直接數(shù)字信號(hào)合成功能實(shí)現(xiàn)模塊圖DDFS的功能構(gòu)成如圖418所示，相位累加器對(duì)頻率控制字M以基頻速率累加，輸出N位地址地址至幅值查找表得代表幅值的Q位數(shù)值，經(jīng)D/A轉(zhuǎn)換后輸出帶有高頻分量的階梯正弦波，然后經(jīng)LPF平滑后輸出。直接數(shù)字頻率合成是一種對(duì)基準(zhǔn)頻率按一定的轉(zhuǎn)換算法變換成多種頻率值和波形信號(hào)的技術(shù)，其合成信號(hào)具有極快的變頻速度，且輸出的信號(hào)具有連續(xù)的相位，易于數(shù)字化實(shí)現(xiàn)[45]。 經(jīng)分析，誤差源主要來(lái)自于對(duì)參考頻率的計(jì)數(shù)操作仍是非同步的，計(jì)數(shù)結(jié)果n2會(huì)存在177。圖4 15 AD976控制模塊 對(duì)本模塊的仿真結(jié)果如圖416所示。圖4 11 K4S641632的操作流程 了解了K4S641632的操作原理之后，利用VHDL語(yǔ)言編寫(xiě)了如圖412所示的幾個(gè)功能模塊，實(shí)現(xiàn)對(duì)K4S641632的控制。表4 3K4S641632引腳功能圖引腳名稱(chēng)引腳功能CLK芯片時(shí)鐘，上升沿有效CKE時(shí)鐘使能，高電平有效A0A11行、列地址(分時(shí)復(fù)用)BA0BA1Bank地址/RAS行地址使能，低有效/CAS列地址使能，低有效/WE寫(xiě)使能,低有效DQM數(shù)據(jù)屏蔽，高有效DQ0DQ15數(shù)據(jù)輸入輸出/CS片選，低有效同時(shí)，根據(jù)RAS、CAS、WE三個(gè)引腳的不同電平狀態(tài)，其分別自定義了命令名稱(chēng)以代表不同組合的功能，如表44所示。四倍頻功能塊實(shí)現(xiàn)兩個(gè)功能：將濾噪后的A、B信號(hào)按90176。 將VHDL語(yǔ)言文件封裝成較為形象的圖形功能模塊，方便在FPGA文件的頂層設(shè)計(jì)實(shí)體中調(diào)用。同時(shí)由表42知，位置信息獲取的請(qǐng)求循環(huán)率最大為25KHZ，即40us，所以完成一次位置數(shù)據(jù)獲取的時(shí)間應(yīng)滿(mǎn)足式（42） 40sT1ms （42）下面驗(yàn)證此時(shí)的數(shù)據(jù)傳輸能力是否滿(mǎn)足式（42）要求： （43）所以500KHZ的MA時(shí)鐘可以滿(mǎn)足系統(tǒng)需求,實(shí)際的請(qǐng)求循環(huán)率為1/92us=。本系統(tǒng)中，F(xiàn)PGA為時(shí)序控制主接口，光柵為信號(hào)返回從接口。DSP與FPGA的通信的工作模式有兩種：①任務(wù)輪放、定時(shí)輪詢(xún)，即所有功能模塊優(yōu)先級(jí)相同，DSP對(duì)需要的模塊分配任務(wù)，然后定時(shí)（閑時(shí)）進(jìn)行數(shù)據(jù)讀寫(xiě)，順序?yàn)楣δ軌K功能塊2同時(shí)，當(dāng)DSP有大量數(shù)據(jù)需要實(shí)時(shí)處理時(shí)可以以任務(wù)的形式分發(fā)給FPGA，在FPGA內(nèi)編寫(xiě)相應(yīng)處理邏輯電路，之后FPGA輸出處理結(jié)果給DSP。第4章 數(shù)據(jù)采集控制卡的軟件設(shè)計(jì)上一章已經(jīng)搭建好數(shù)據(jù)采集控制卡的硬件平臺(tái)，本章將分別以FPGA和DSP 為中心敘述了主要測(cè)控功能的實(shí)現(xiàn)。當(dāng)選擇了內(nèi)部物理層（PHY）模式后，還要通過(guò)TEST_MODE[3..0]選擇內(nèi)部物理層的工作方式。 以太網(wǎng)通信模塊的電路設(shè)計(jì)以太網(wǎng)通信模塊也是一個(gè)分立的物理模塊，要有獨(dú)立的卡上電源與系統(tǒng)時(shí)鐘電路。圖3 17 四種接口類(lèi)型與控制芯片的選擇 DSP和FPGA的物理連接 DSP和FPGA在功能應(yīng)用模塊卡上的連接一共有42位。具體電路如圖313所示，每個(gè)接口包括36個(gè)通用I/O引腳和兩個(gè)電源引腳。為了節(jié)省板上空間，兩種信號(hào)的物理接口為同一個(gè)DR9母口，采用同口復(fù)用的方式，通過(guò)板上跳線進(jìn)行通信模式的選擇。電路設(shè)計(jì)如圖39所示。為了節(jié)省板上空間，兩個(gè)芯片均為SOT223封裝，如圖37所示。FPGA的特點(diǎn)之一是邏輯配置掉電丟失，因此需要專(zhuān)用的邏輯存儲(chǔ)芯片來(lái)進(jìn)行上電配置。GPIO84~87引腳有內(nèi)部上拉，上電自動(dòng)使能，所以當(dāng)某引腳不焊接電阻時(shí)上電采樣為高電平，焊接對(duì)地電阻時(shí)為低電平。雖然片上A/D模塊有參考電壓生成電路，但是易存在偏差，如圖34所示。DSP最小系統(tǒng)選用TPS767D301PWP為電源核心器件。DSP和FPGA最小系統(tǒng)模塊都分別配有獨(dú)立的電源和時(shí)鐘電路，即使脫離綜合應(yīng)用模塊依然滿(mǎn)足基本的運(yùn)行配置。文件型數(shù)據(jù)庫(kù)的基本結(jié)構(gòu)如圖24所示，與傳統(tǒng)關(guān)系型數(shù)據(jù)庫(kù)的結(jié)構(gòu)對(duì)比如表21所示。圖2 3 測(cè)控卡的簡(jiǎn)易架構(gòu)現(xiàn)代DSP技術(shù)不斷發(fā)展，不僅能提供優(yōu)越的數(shù)據(jù)處理性能，而且往往片上配有豐富的集成外設(shè)，方便了基于單片DSP擴(kuò)展多種控制功能。如果采用基于修改過(guò)的以太網(wǎng)的實(shí)現(xiàn)，則必須對(duì)底層硬件進(jìn)行修改，也就是說(shuō)，不能利用我們常用的PC機(jī)，需要另向各總線標(biāo)準(zhǔn)支持商購(gòu)買(mǎi)相應(yīng)的主從站硬件，不僅增大了開(kāi)發(fā)成本和開(kāi)發(fā)難度，同時(shí)也降低了系統(tǒng)的通用性。 測(cè)控系統(tǒng)總體設(shè)計(jì)為了滿(mǎn)足系統(tǒng)多測(cè)控對(duì)象、大數(shù)據(jù)量的需求，系統(tǒng)設(shè)計(jì)了多終端與主控中心通過(guò)以太網(wǎng)進(jìn)行數(shù)據(jù)交互的系統(tǒng)架構(gòu)，如圖21所示。論文的機(jī)構(gòu)安排為：第一章， 緒論部分，介紹本課題的背景以及相關(guān)領(lǐng)域的發(fā)展?fàn)顩r。嵌入式控制系統(tǒng)可以很好的克服網(wǎng)絡(luò)化控制系統(tǒng)的實(shí)時(shí)性障礙，但是又缺乏與外界進(jìn)行安全高速數(shù)據(jù)交互的能力，本課題尋求了另外一種折中的解決方法，結(jié)合網(wǎng)絡(luò)化控制系統(tǒng)和嵌入式控制系統(tǒng)之所長(zhǎng)，實(shí)現(xiàn)了擁有網(wǎng)絡(luò)化控制系統(tǒng)系統(tǒng)數(shù)據(jù)交互特點(diǎn)和嵌入式控制系統(tǒng)高實(shí)時(shí)性特點(diǎn)的網(wǎng)絡(luò)化嵌入式控制系統(tǒng)。遠(yuǎn)程的網(wǎng)絡(luò)化在線測(cè)量與控制已經(jīng)得到多樣化的實(shí)現(xiàn)，測(cè)控系統(tǒng)逐步走向。虛擬儀器系統(tǒng)主要包括三大部分：測(cè)控功能軟件，高性能的模塊化硬件和集成協(xié)調(diào)軟硬件功能的平臺(tái)[12]。在不斷發(fā)展的軍事科技和不斷增長(zhǎng)的工業(yè)需求的推動(dòng)下，計(jì)算機(jī)、微電子、自動(dòng)化和通信技術(shù)等領(lǐng)域成果豐碩，這對(duì)測(cè)控系統(tǒng)實(shí)現(xiàn)功能多樣化與性能的提升提供了強(qiáng)有力的支持。打印前，不要忘記把上面“Abstract”這一行后加一空行哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文第1章 緒論 引言測(cè)量是人類(lèi)認(rèn)識(shí)現(xiàn)實(shí)世界的途徑，控制是人改造現(xiàn)實(shí)世界的手段。專(zhuān)用儀表，將所需要的測(cè)試功能設(shè)計(jì)成電路卡，然后通過(guò)計(jì)算機(jī)主板上的相關(guān)接口與之相連，構(gòu)成一個(gè)基于PC的專(zhuān)用測(cè)量?jī)x器，不僅結(jié)合了通用接口總線和智能化測(cè)量的優(yōu)勢(shì)，同時(shí)還能充分利用PC強(qiáng)大的數(shù)據(jù)處理[7]。其產(chǎn)品可以針對(duì)不同的工程應(yīng)用方向提供各種類(lèi)型的測(cè)控模塊以及配套的硬件驅(qū)動(dòng)，同時(shí)其開(kāi)發(fā)的LabVIEW可以很方便的搭建儀器的虛擬操作界面，LabWindows/CVI還提供對(duì)自主開(kāi)發(fā)硬件的驅(qū)動(dòng)設(shè)計(jì)接口，只需要小范圍更換專(zhuān)用的硬件數(shù)據(jù)采集、運(yùn)動(dòng)控制模塊卡就可以實(shí)現(xiàn)功能的多樣化。嵌入式控制系統(tǒng)是以應(yīng)用為導(dǎo)向，基于計(jì)算機(jī)技術(shù)的，功能架構(gòu)的，可以適應(yīng)高可靠性、低成本、低功耗、小尺寸等多方面需求的，集軟硬件于一體的靈活系統(tǒng)[18]。但受課題研究時(shí)間的限制，難以實(shí)現(xiàn)兼顧現(xiàn)代網(wǎng)絡(luò)化測(cè)控系統(tǒng)所有優(yōu)勢(shì)的完全系統(tǒng)，謹(jǐn)以實(shí)驗(yàn)室項(xiàng)目應(yīng)用為背景，定位本測(cè)控系統(tǒng)的研發(fā)目標(biāo)為：滿(mǎn)足多受控系統(tǒng)的同步的需要，搭建擁有網(wǎng)絡(luò)化測(cè)控系統(tǒng)網(wǎng)絡(luò)化、可擴(kuò)展性、大數(shù)據(jù)帶寬特點(diǎn)的，具有相對(duì)廣泛應(yīng)用領(lǐng)域的測(cè)控平臺(tái)系統(tǒng)，實(shí)現(xiàn)信息的遠(yuǎn)程通信、測(cè)控功能的嵌入式實(shí)現(xiàn)、操作的界面的虛擬化呈現(xiàn)。結(jié)論部分，敘述實(shí)際工作內(nèi)容及步驟，總結(jié)課題研究結(jié)果。以太網(wǎng)的采用CSMA/CD機(jī)制，由此導(dǎo)致的非確定性是傳統(tǒng)以太網(wǎng)應(yīng)用于對(duì)通信實(shí)時(shí)性要求較高的工業(yè)通信及控制場(chǎng)合的最大障礙。TCP主要用于系統(tǒng)上電后進(jìn)行初始任務(wù)配置和與一些重要節(jié)點(diǎn)信號(hào)的通信；UDP主要是用于對(duì)大量實(shí)時(shí)數(shù)據(jù)的傳輸，由于其無(wú)連接特性，可以使通信帶寬大大增加，但是傳輸安全性會(huì)相應(yīng)降低。主要的測(cè)量控制任務(wù)通過(guò)以太網(wǎng)通信由運(yùn)行于上位機(jī)的測(cè)控系統(tǒng)軟件進(jìn)行人工配置。 本章小結(jié)本章根據(jù)網(wǎng)絡(luò)化嵌入式測(cè)控系統(tǒng)的特點(diǎn)及背景項(xiàng)目需求，分別從四個(gè)方面完成系統(tǒng)的總體實(shí)現(xiàn)構(gòu)想：對(duì)比幾種以太網(wǎng)優(yōu)缺點(diǎn)，最終確定網(wǎng)絡(luò)通信方式的選型；完成數(shù)據(jù)采集控制卡的結(jié)構(gòu)設(shè)計(jì)；對(duì)比關(guān)系型數(shù)據(jù)庫(kù)和文件型數(shù)據(jù)庫(kù)的優(yōu)缺點(diǎn)，確定基于文件型數(shù)據(jù)庫(kù)的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)方案；提煉并細(xì)化上位機(jī)測(cè)控系統(tǒng)軟件的功能需求。為了更好的實(shí)現(xiàn)系統(tǒng)的兼容性與，系統(tǒng)遵循設(shè)計(jì)的思想，DSP最小系統(tǒng)被設(shè)計(jì)成一個(gè)帶有插針的PCB卡，可以通過(guò)插槽與綜合應(yīng)用模塊進(jìn)行插接。為了進(jìn)一步降低電源的高頻分量，在電源進(jìn)入DSP之前還需要通過(guò)電容組進(jìn)行對(duì)地解耦。同時(shí)U3還具有硬件看門(mén)狗功能，WDI引腳上一定頻率的正負(fù)交變信號(hào)將清除內(nèi)部的看門(mén)狗計(jì)數(shù)器，此處將WDI引腳的懸浮以禁止其看門(mén)狗功能。SOPC功能方面，支持Nios II系列軟核處理器，可以擴(kuò)展基于C語(yǔ)言開(kāi)發(fā)的具有高可配置性的處理器，而且其執(zhí)行邏輯為順序，方便了習(xí)慣于傳統(tǒng)語(yǔ)言開(kāi)發(fā)邏輯的的軟件設(shè)計(jì)與程序移植，提高了FPGA資源的利用率。實(shí)際的調(diào)試過(guò)程中，這兩種配置模式又可以衍生出以下三種應(yīng)用方式：第一種，通過(guò)JTAG接口，在軟件開(kāi)發(fā)調(diào)試階段，利用仿真器經(jīng)JTAG接口進(jìn)行邏輯的在線配置和內(nèi)部信號(hào)的實(shí)時(shí)觀察，此方式擁有最高優(yōu)先權(quán)，邏輯易失；第二種，通過(guò)AS接口，最終代碼經(jīng)AS接口燒入EPCS4中，重新上電后FPGA自動(dòng)進(jìn)行邏輯讀取配置片上SRAM，邏輯非易失；第三種，通過(guò)JTAG接口，將待燒寫(xiě)的文件轉(zhuǎn)換格式，然后通過(guò)JTAG接口經(jīng)由FPGA燒入EPCS4，邏輯非易失，但是此方法比較繁瑣，較少用。圖3 8 FPGA片上PLL電源調(diào)制電路EP2C8Q208C8N片上有兩個(gè)PLL需要外部電源供電，參考相關(guān)數(shù)據(jù)手冊(cè)[23]這部分電路設(shè)計(jì)如圖38所示，通過(guò)磁珠和解耦電容對(duì)PLL電源的質(zhì)量進(jìn)行提升，大容值的電容放在FPGA遠(yuǎn)端，兩個(gè)低容值的電容放在近端，在PCB布局時(shí)要離FPGA要盡可能地近，放置PCB布線規(guī)則標(biāo)號(hào)以提醒以上設(shè)計(jì)規(guī)則。、編碼器接口擴(kuò)展光柵/編碼器位置信號(hào)按原理分主要有增量式和絕對(duì)式兩種形式。 U7具有雙路異向差分信號(hào)轉(zhuǎn)換功能，通過(guò)跳線選擇，U7可以實(shí)現(xiàn)絕對(duì)式模式下單線MA信號(hào)到雙線MA+/MA的輸出轉(zhuǎn)換和增量式模式下雙線Z+/輸入信號(hào)到單線Z信號(hào)的轉(zhuǎn)換。圖3 16 綜合應(yīng)用模塊SPI、I2C接口設(shè)計(jì)如圖317所示，以上四種接口可以分別通過(guò)撥碼開(kāi)關(guān)switch2選擇與DSP或者FPGA連接。 以太網(wǎng)通信芯片簡(jiǎn)介本系統(tǒng)選用的接口芯片典型技術(shù)特性及優(yōu)勢(shì)有：高速網(wǎng)絡(luò)數(shù)據(jù)傳輸，可達(dá)50Mbps；支持OSI模型中1~4層的硬件實(shí)現(xiàn)；內(nèi)嵌10/100 Base TX以太網(wǎng)物理層；軟硬件混合TCP/IP協(xié)議：TCP、UDP、ICMP、IPvAR、PPPPoE；8個(gè)獨(dú)立傳輸層端口同時(shí)、獨(dú)立連接；支持并行總線數(shù)據(jù)傳輸；128K的數(shù)據(jù)收發(fā)緩沖區(qū)，且可以動(dòng)態(tài)進(jìn)行分配調(diào)整；外部25MHZ，內(nèi)部鎖相環(huán)倍頻至150 MHZ。時(shí)鐘生成部分由一個(gè)25MHZ的晶振和兩個(gè)18pF的陶瓷電容組成振蕩電路，經(jīng)片上PLL倍頻生成150M系統(tǒng)時(shí)鐘。圖3 21 網(wǎng)線接口設(shè)計(jì) 電路設(shè)計(jì)注意事項(xiàng)及硬件調(diào)試方法高速信號(hào)系統(tǒng)在進(jìn)行PCB板設(shè)計(jì)時(shí)關(guān)于信號(hào)完整性有一些方需要注意的事項(xiàng)：高速信號(hào)走線時(shí)信號(hào)回流路徑（地）要盡可能與信號(hào)去線在臨近兩層信號(hào)層上保持拓?fù)浣Y(jié)構(gòu)的一致，這樣兩線的信號(hào)磁場(chǎng)會(huì)基本抵消，關(guān)鍵信號(hào)可以設(shè)計(jì)專(zhuān)用的信號(hào)回流地線[34]；信號(hào)線變向時(shí)要以鈍角或圓角形式，同一路徑的信號(hào)線寬窄要保持不變以形成均勻傳輸線，防止傳輸線的變化導(dǎo)致的特性阻抗不定，從而降低信號(hào)反射，減小對(duì)信源的干擾；死銅一定要去除，否則不但起不到屏蔽干擾的效果，反而會(huì)加劇信號(hào)耦合；每個(gè)芯片都在電源引腳的盡可能近處放置小容量的解耦電容，濾除高頻的紋波干擾提升電源性能；大容量電容在高頻時(shí)呈現(xiàn)一定的感抗特性（鋁電解電容尤其明顯），所以宜并聯(lián)一個(gè)小容量電容以提升高頻特性。其中QuartusII提供了功能強(qiáng)大的在線硬件仿真方式—嵌入式邏輯分析儀SignalTapII，可以幫助開(kāi)發(fā)人員在線實(shí)時(shí)觀察FPGA內(nèi)部寄存器、信號(hào)線的變化。 DSP與FPGA通信模塊測(cè)控卡是基于多任務(wù)工作方式的，F(xiàn)PGA上會(huì)同時(shí)有多個(gè)功能塊被DSP分配了任務(wù)而處于工作狀態(tài)，為了協(xié)調(diào)好FPGA片上諸多功能模塊與DSP進(jìn)行高質(zhì)量的通信，本系統(tǒng)編寫(xiě)了專(zhuān)用的通信控制功能塊，通過(guò)簡(jiǎn)單的接口協(xié)議實(shí)現(xiàn)二者的數(shù)據(jù)交互。 BissC協(xié)議光柵通信模塊 BissC接口協(xié)議介紹 本系統(tǒng)采用的絕對(duì)式位置光柵的通信協(xié)議為BissC模式，這是一種用于從光柵采集位置數(shù)據(jù)的快速同步單工串行主從接口，其數(shù)據(jù)獲取方便，容錯(cuò)性強(qiáng)，通信速率高。光柵數(shù)據(jù)手冊(cè)相關(guān)極限值如表42所示，MA的時(shí)鐘速度要求在250KHZ到10MHZ之間，為了降低線纜延遲的影響，盡量選擇低的MA頻率，同時(shí)還要兼顧伺服周期的限制，確保在伺服周期內(nèi)足以傳輸所有串行數(shù)據(jù)位。 基