【正文】 是他 們?cè)谖耶厴I(yè)的最后關(guān)頭給了我們巨大的幫助與鼓勵(lì)，給了我很多解決問題的思路，在此表示衷心的感激。四年的大學(xué)生活就快走入尾聲，我們的校園生活就要?jiǎng)澤暇涮?hào)，心中是無(wú)盡的難舍與眷戀。沒有他 們的幫助，我將無(wú)法順利完成這次設(shè)計(jì)。 作者簽名: 二〇一〇年九月二十日 畢業(yè)設(shè)計(jì)（論文）使用授權(quán)聲明本人完全了解濱州學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定。盡 我 所 知 ，除 文 中 已 經(jīng) 特 別 注 明 引 用 的 內(nèi) 容 和 致 謝 的 地 方 外 ，本 論 文 不 包 含 任何 其 他 個(gè) 人 或 集 體 已 經(jīng) 發(fā) 表 或 撰 寫 過 的 研 究 成 果 。registers4=registers4 xor registery。end if。end if。 計(jì)算校正子registers6=registerc1 xor registerc2。else 接收監(jiān)督位registerc1=ym_in。139。registers4=39。南昌航空大學(xué)學(xué)士學(xué)位論文39registerb6=39。registerb2=39。registery=39。signal registers5 :std_logic。signal registerb3 :std_logic。 輸出數(shù)據(jù)end dsym。大數(shù)邏輯譯碼程序：library ieee。q=1。) then 移位寄存器移位操作registerb1=registerb2。039。039。signal registery :std_logic。 輸入數(shù)據(jù)bm_out :out std_logic)。 end behav。 then if yy=101 then yyy=00。 then xx=xx+011。 南昌航空大學(xué)學(xué)士學(xué)位論文35 if x=39。 elsif q=3 then q=4。 y=yyy(0)。 寄存 xx 數(shù)據(jù)beginprocess(clk_1)beginif clk_139。 start :in std_logic。QPSK 解調(diào)程序：說明：解調(diào)信號(hào)說明如下表所示。南昌航空大學(xué)學(xué)士學(xué)位論文33end process。f(2)=39。139。 f(1)=39。event and clk=39。 開始調(diào)制信號(hào) x :in std_logic。在設(shè)計(jì)過程中，通過同學(xué)的幫助，解決了許多自己無(wú)法解決的難題，他們并時(shí)常給我一些相關(guān)的信息對(duì)我的設(shè)計(jì)進(jìn)行比較大的幫助。圖 45 硬件實(shí)物圖南昌航空大學(xué)學(xué)士學(xué)位論文29第五章 總結(jié)本文介紹了可編程邏輯器 CPLD、可編程片上系統(tǒng)開發(fā)軟件 Quartus II 及硬件描述語(yǔ)言 VHDL。圖中兩個(gè)波形是一樣的，只是下面波形有一些拓寬。 小型移動(dòng)通信系統(tǒng)將前面的 M 序列，QPSK 調(diào)制、解調(diào)，卷積碼編碼、譯碼模塊，全部鏈接起來，組成一個(gè)小型的通信系統(tǒng)。由此可見，當(dāng)校正子序列中出現(xiàn)第一個(gè)“1”時(shí)，表示已經(jīng)檢出一個(gè)錯(cuò)碼。其定義式：若被校驗(yàn)的那個(gè)信息位出現(xiàn)在檢驗(yàn)方程組的每一個(gè)方程中，而其他的信息位至多在一個(gè)方程中出現(xiàn)，則稱這組方程為正交校驗(yàn)方程。卷積碼是一種線性碼。1 …k1 k1 …k … 1 k1 k 2k 3k NkNk級(jí) 移存 器n個(gè) 模 2加法 器12 n… 每 輸 入 k比特 旋 轉(zhuǎn) 一 周 編 碼 輸 出南昌航空大學(xué)學(xué)士學(xué)位論文19本文中的編碼是一個(gè)（2，1，6）的卷積碼編碼。通常將卷積碼記作南昌航空大學(xué)學(xué)士學(xué)位論文18（n,k,N） 。通常它更適用于前向糾錯(cuò)，因?yàn)閷?duì)于許多時(shí)間情況它的性能優(yōu)于分組碼，而且運(yùn)算較簡(jiǎn)單。即，附加的 n 一 k 個(gè)碼元稱為該碼組的監(jiān)督碼元。南昌航空大學(xué)學(xué)士學(xué)位論文17 卷積碼編碼譯碼 糾錯(cuò)編碼基礎(chǔ)信道編碼的編碼對(duì)象是信源編碼器輸出的數(shù)字序列(信息序列)。將外部時(shí)鐘進(jìn)行分頻的同時(shí)產(chǎn)生四種相位，最后通過一個(gè)四選一數(shù)據(jù)選擇器對(duì)并行碼選擇相應(yīng)相位的載波進(jìn)行調(diào)制。第一種是用相乘電路，如圖 35 所示。當(dāng)碼元中包含整數(shù)個(gè)載波周期時(shí)，初始相位相同的相鄰碼元的波形和瞬時(shí)相位才是連續(xù)的。MSPSK 信號(hào)的碼元表示展開寫成 （式 33）000()cos)cosinkkkStwtatbwt?????式中 ，aikb上式表明，MPSK 信號(hào)碼元 sk(t)可以看作是由正弦和余弦兩個(gè)正交分量合成的信號(hào)，他們的振幅分別是 ak 和 bk， 并且 ak2 + bk2 = 1 。這就是說，由任何 4 級(jí)反饋移存器產(chǎn)生的序列的周期最長(zhǎng)為 15.南昌航空大學(xué)學(xué)士學(xué)位論文10圖 32 M 序列產(chǎn)生原理圖生成的頂層文件如圖 33 所示：圖 33 產(chǎn)生 M 序列程序的頂層文件基于 quartus II 的仿真M 序列時(shí)序仿真結(jié)果如圖 34 所示：圖 34 M 序列時(shí)序仿真結(jié)果由圖 34 可以看出產(chǎn)生的 M 序列為“111100010011010 ”，與理論相符，其碼元速率為 1kb/s。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的失誤，避免設(shè)計(jì)工作的浪費(fèi)，同時(shí)減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。與傳統(tǒng)的門級(jí)描述方式相比，它更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計(jì)。Quartusll 包括模塊化的編譯器。CPLD具備陣列型 PLD 的特點(diǎn)，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高的集成度和更強(qiáng)大的邏輯實(shí)現(xiàn)功能，使設(shè)計(jì)變得更加靈活和易實(shí)現(xiàn)。第 3 章：介紹了系統(tǒng)的理論基礎(chǔ)及一般原理，整個(gè)系統(tǒng)采用模塊化設(shè)計(jì)，詳細(xì)介紹 M 序列、調(diào)制、解調(diào)、編碼、譯碼五個(gè)模塊的設(shè)計(jì)。前一種通用 DSP 方案主要是指目前己廣泛使用的 DSP 處理器的解決方案，包括一系列軟硬件技術(shù)與開發(fā)技術(shù)。雖然通用 DSP 具有哈佛結(jié)構(gòu)，多重總線，超標(biāo)量流水線，分支預(yù)測(cè)等先進(jìn)的技術(shù)，但是都不可能從本質(zhì)上改變程序循序執(zhí)行的缺點(diǎn)，在需要高速應(yīng)用的場(chǎng)合通用 DSP 往往不能勝任。與傳統(tǒng)電路設(shè)計(jì)方法相比，CPLD 具有功能強(qiáng)大、開發(fā)過程投資小、周期短、便于修改及開發(fā)工具智能化等特點(diǎn)。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。目 錄第一章 緒論 .......................................................1 研究背景 ......................................................1 研究思路和方案分析 ............................................1 論文的主要工作 ................................................3第 2 章 可編程片上系統(tǒng)開發(fā)技術(shù) ..............................4 可編程邏 輯器件簡(jiǎn)介 ............................................4 可編程片上系統(tǒng)開發(fā)軟件 ........................................4 硬件描述語(yǔ)言 VHDL 簡(jiǎn)介 .........................................6第三章 系統(tǒng)的組成及工作原理 .................................7 M 序列產(chǎn)生器 ..................................................7 QPSK 調(diào)制解調(diào) ..................................................8 多進(jìn)制相移鍵控基本原理 ......................................8 QPSK 調(diào)制 ...................................................9 QPSK 解調(diào) ...................................................13 調(diào)制解調(diào)系統(tǒng) ...............................................14 卷積碼編碼譯碼 ...............................................15 糾錯(cuò)編碼基礎(chǔ) ...............................................15 卷積碼編碼 .................................................15 卷積碼的解碼 ...............................................17 卷積碼編碼譯碼系統(tǒng) .........................................22 小型移動(dòng)通信系統(tǒng) ..............................................23第四章 硬件部分 ...............................................24第五章 總結(jié) ....................................................27參考文獻(xiàn) ........................................................28致 謝 ..........................................................29附錄 1...........................................................30附錄 2...........................................................39南昌航空大學(xué)學(xué)士學(xué)位論文1畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文） ，是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。使用 CPLD 器件設(shè)計(jì)數(shù)字電路，不僅可以簡(jiǎn)化設(shè)計(jì)過程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。而使用專用 DSP 雖然能解決好速度的問題但是可編程能力有限。采用 DSP 處理器(如 TI 的 TMS32OC 系列)的解決方案日益面臨著不斷增加的巨大挑戰(zhàn)，而自身的技術(shù)瓶頸(如運(yùn)行速度、吞吐量、總線結(jié)構(gòu)的可變性、系統(tǒng)結(jié)構(gòu)的可重配置性、硬件可升級(jí)性等等)致使這種解決方案在DSP 的許多新的應(yīng)用領(lǐng)域中的道路越走越窄。第 4 章：硬件部分，畫出了整個(gè)系統(tǒng)的硬件原理圖，顯示并分析了測(cè)試到的波形。相對(duì)于 CPLD，它還可以將配置數(shù)據(jù)存儲(chǔ)在片外的 EPROM 或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)可編程。編譯器包括的功能模塊有分析綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。VHDL 是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL 幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能。南昌航空大學(xué)學(xué)士學(xué)位論文9第三章 系統(tǒng)的組成及工作原理本課題是在 QuartusII 環(huán)境下，進(jìn)行移動(dòng)通信中常用調(diào)制解調(diào)方法、信道編譯碼方法研究。 QPSK 調(diào)制解調(diào) 多進(jìn)制相移鍵控基本原理在 2PSK 信號(hào)的表示中一個(gè)碼元的載波初始相位 可以等于 0 或 。這就是說，MPSK 信號(hào)碼元可以看作是