【正文】 end process。end process。architecture Behavioral of key_debounce issignal t:std_logic_vector(2 downto 0)。use 。 when 111=sig=01111111。dpsel=dp。 when 1001=duansel=0000100。 when 0001=duanSel=1001111。 when 100=BCD=s_2。 else count=count+1。architecture Behavioral of display issignal count:STD_LOGIC_VECTOR(2 downto 0):=000。 s_1 : in STD_LOGIC_VECTOR (3 downto 0)。use 。 end if。 elsif state=001 then case SR is when 01=state=111。139。 En:out STD_LOGIC。use 。 count_out4=count_in4。 count_out5 : out STD_LOGIC_VECTOR (3 downto 0)。 count_in3 : in STD_LOGIC_VECTOR (3 downto 0)。use 。carry_out=39。 else con=con+1。)。 carry_out:out std_logic。use 。carry_out=39。 else con=con+1。)。 carry_out:out std_logic。use 。end process。 end if。039。fre10k:process(clk) isbegin if rising_edge(clk) and clk=39。039。)。architecture Behavioral of div_fre_1khz_new is signal count_10k_next:std_logic_vector(11 downto 0):=(others=39。use 。第五章 結(jié)論 該系統(tǒng)運(yùn)用先進(jìn)的EDA軟件和VHDL,并借助FPGA實(shí)現(xiàn)數(shù)字秒表的設(shè)計(jì),充分體現(xiàn)了現(xiàn)代數(shù)字電路設(shè)計(jì)系統(tǒng)芯片化,芯片化設(shè)計(jì)的思想突破了傳統(tǒng)電子系統(tǒng)的設(shè)計(jì)模式,使系統(tǒng)開(kāi)發(fā)速度快、成本低、系統(tǒng)性能大幅度地提升。圖29為實(shí)驗(yàn)板上的顯示電路以及掃描控制及顯示譯碼的電路框圖。 圖25由圖25可以發(fā)現(xiàn)，當(dāng)鎖存使能為1時(shí)，鎖存器的輸入和輸出一致，接著使鎖存使能變?yōu)?，給不同的輸入信號(hào)，鎖存輸出保持上一次的值不變，即是在鎖存使能有效時(shí)將當(dāng)前輸入送給輸出。圖 21 圖 22由圖22的分頻器仿真圖可以發(fā)現(xiàn)，本程序依次得到了10KHz、1KHz、100Hz三種不同的頻率. 計(jì)數(shù)器對(duì)時(shí)間基準(zhǔn)脈沖進(jìn)行計(jì)數(shù)，完成計(jì)時(shí)功能。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 ModelSim簡(jiǎn)介ModelSim是Mentor公司的產(chǎn)品。 開(kāi)發(fā)軟件。 系統(tǒng)總體框圖本實(shí)驗(yàn)所設(shè)計(jì)的數(shù)字秒表主要有分頻器計(jì)數(shù)器、數(shù)據(jù)鎖存器、控制器、掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，顯示電路、按鍵消抖電路組成。關(guān)鍵詞：FPGA, VHDL, EDA, 數(shù)字秒表目錄第一章 引言 4第二章 設(shè)計(jì)背景 5 方案設(shè)計(jì) 5 系統(tǒng)總體框圖 5 FPGA實(shí)驗(yàn)板 5 系統(tǒng)功能要求 6 開(kāi)發(fā)軟件 6 6 ModelSim簡(jiǎn)介 6 VHDL語(yǔ)言簡(jiǎn)介 7第三章 模塊設(shè)計(jì) 8 分頻器 8 計(jì)數(shù)器 8 數(shù)據(jù)鎖存器 9 控制器 9 掃描控制電路 10 按鍵消抖電路 11第四章 總體設(shè)計(jì) 12第五章 結(jié)論 13附錄 14第一章 引言數(shù)字集成電路作為當(dāng)今信息時(shí)代的基石，不僅在信息處理、工業(yè)控制等生產(chǎn)領(lǐng)域得到普及應(yīng)用，并且在人們的日常生活中也是隨處可見(jiàn)， 極大的改變了人們的生活方式。該設(shè)計(jì)具有外圍電路少、集成度高、可靠性強(qiáng)等優(yōu)點(diǎn)。第二章 設(shè)計(jì)背景 方案設(shè)計(jì)本次試驗(yàn)采用如下方案：由基本數(shù)字邏輯單元進(jìn)行設(shè)計(jì),它由振蕩器產(chǎn)生一定頻率的方波脈沖，該信號(hào)的頻率為48MHz，之后由分頻器對(duì)方波脈沖進(jìn)行分頻，分別得到實(shí)驗(yàn)所需的1KHz和100Hz兩種頻率，以達(dá)到設(shè)計(jì)電路所需的頻率脈沖，100Hz脈沖作為時(shí)鐘信號(hào)驅(qū)動(dòng)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，1KHz作為掃描頻率，產(chǎn)生計(jì)數(shù)信號(hào)，最后由一個(gè)38譯碼器譯碼并在數(shù)碼管上顯示。在秒表正常運(yùn)行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計(jì)時(shí)；再次按下該鍵，秒表繼續(xù)計(jì)時(shí)。 仿真：ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具HDL Bencher，同時(shí)又提供了使用Model Tech公司的Modelsim進(jìn)行仿真的接口。 VHDL語(yǔ)言簡(jiǎn)介VHDL全名VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。第三章 模塊設(shè)計(jì) 分頻器對(duì)晶體振蕩器產(chǎn)生的48MHz時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生100Hz的時(shí)間基準(zhǔn)信號(hào)。 圖23 圖24由圖24可以發(fā)現(xiàn)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到5的時(shí)候，又從0開(kāi)始，實(shí)現(xiàn)了模6計(jì)數(shù)的功能。信號(hào)狀態(tài)start/stopsplit/reset11100001S0(111)S0S1S0S0S1(011)S1S3S1S2S2(010)S2S1S2S2S3(001)S3S1S3S0 表一 狀態(tài)轉(zhuǎn)換關(guān)系 圖27 圖28由圖28可以發(fā)現(xiàn)，當(dāng)start_stop為‘1’，split_reset為’0’時(shí)，在時(shí)鐘上升沿到來(lái)的時(shí)候輸出狀態(tài)由”011”變?yōu)椤?01”，接著當(dāng)start_stop為‘0’，split_reset為’1’時(shí)，在時(shí)鐘上升沿到來(lái)的時(shí)候輸出狀態(tài)由”001”變?yōu)椤?11”，接著當(dāng)start_stop為‘0’，split_reset為’0’時(shí)，在時(shí)鐘上升沿到來(lái)的時(shí)候輸出狀態(tài)保持”111”。圖31為秒表系統(tǒng)的 RTL Schematic