【正文】 S4 : begin t_1us_clear = 0。 one_wire_buf = 139。 end else begin case (state) S00 : begin temperature_buf = 1639。 // 狀態(tài)寄存器 // reg one_wire_buf。h0B。h0D。h07。h01。 // // 分頻器 50MHz1MHz 結(jié)束 // //延時(shí)模塊的使用 //++++++++++++++++++++++++++++++++++++++ // 延時(shí)模塊 開始 //++++++++++++++++++++++++++++++++++++++ reg [19:0] t_1us。 // 計(jì)數(shù)子 always (posedge clk, negedge rst_n) if (!rst_n) t = 0。 always(posedge clk) begin if(count2039。 DS18B20 Q1 ( //DS18B20 模塊 .clk(clk), // .rst_n(rst), 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 32 .one_wire(DQ), .temperature (temperature ) )。 //LCD1602 片選信號(hào) output lcd_rw。2022 [4] 袁俊泉 ， 孫敏琪 ， 曹瑞 .Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用 [M].西安 :西安電子出版社。同時(shí)，感謝所有任課老師和所有同學(xué)在這四年來給自己的指導(dǎo)和幫助，是他們教會(huì)了我專業(yè)知 識(shí)，教會(huì)了我如何學(xué)習(xí)，教會(huì)了我如何做人。 當(dāng)給外界環(huán)境進(jìn)行升溫或降溫時(shí)，可以看到 LCD1602 的顯示數(shù)值不斷增大或減小，說明 DS18B20 工作正 常。 end endmodule 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 25 LED 模塊仿真結(jié)果及分析 仿真結(jié)果如圖 所示， clk 表示時(shí)鐘輸入信號(hào)， rst_n 表示復(fù)位信號(hào)， data 表示實(shí)際溫度數(shù)據(jù)， s_tmp 表示設(shè)置的溫度值， t 表示實(shí)時(shí)時(shí)間， t_time 表 示設(shè)置的定時(shí)時(shí)間。s_tmp[7:0]=839。 //給出信號(hào) data 和 s_tmp 350 data=0。 end initial begin t=0。 reg [7:0] s_tmp。 end endmodule 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 22 時(shí)鐘仿真波形及分析 時(shí)鐘波形仿真結(jié)果如下圖 所示： clk 表示時(shí)鐘信號(hào) rst_n 表示復(fù)位信號(hào) second 表示秒計(jì)數(shù) min 表示分計(jì)數(shù) hour 表示小時(shí)計(jì)數(shù) 觀察波形，當(dāng)給出復(fù)位信號(hào)時(shí)，時(shí)間全部清零 當(dāng)秒計(jì)數(shù)到 59 秒時(shí)，秒計(jì)數(shù)清零，同時(shí)分計(jì)數(shù)加一； 當(dāng)分計(jì)數(shù)到 59 秒時(shí)，分計(jì)數(shù)清零，同時(shí)小時(shí)計(jì)數(shù)加一； 當(dāng)小時(shí)計(jì)數(shù)到 23 秒時(shí)，小時(shí)計(jì)數(shù)清零； 圖 時(shí)鐘仿真波形圖 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 23 溫度數(shù)據(jù)處理及空調(diào)電機(jī)仿真 設(shè)計(jì)中采用 4 位 LED 燈來模擬空調(diào)電機(jī)的運(yùn)轉(zhuǎn)， LED[0]表示空調(diào)電機(jī)處于待機(jī)狀態(tài)； LED[2]表示空調(diào)電機(jī)進(jìn)行升溫控制；LED[3]表示空調(diào)進(jìn)行降溫控制； LED[1]保留；以上數(shù)據(jù)位低電平有效。 wire [7:0] min。但是在軟環(huán)境中沒有激勵(lì)輸入，也不會(huì)對(duì)你設(shè)計(jì)的輸出正確性進(jìn)行評(píng)估。 它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。b000000100, //顯示開關(guān)控制：開顯示，光標(biāo)和閃爍關(guān) 閉 set_mode = 1039。 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 16 圖 DS18B20 的狀態(tài)機(jī)框圖 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 17 LCD1602 的狀態(tài)機(jī)框圖： 要實(shí)現(xiàn) LCD1602 的顯示，程序設(shè)計(jì)同樣采用狀態(tài)機(jī)的設(shè)計(jì)方法，鑒于狀態(tài)機(jī)的個(gè)數(shù)并不多，這里采用 獨(dú)熱碼 編碼機(jī)制。 parameter READ0 = 539。 parameter WRITE0 = 539。 parameter S4 = 539。 parameter S0 = 539。同時(shí)通過 Modelsim 書寫 testbench,經(jīng)行 RTL 級(jí)功能仿真。從機(jī)設(shè)備可能支持 5 種 ROM 命令（實(shí)際情況與具體型號(hào)有關(guān)），每種命令長度為 8 位。 DS18B20 的性能特點(diǎn)如下： 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 10 （ 1）獨(dú)特的單線接口引腳進(jìn)行通信； （ 2）多個(gè) DS18B20 可以并聯(lián)在唯一的三線上，實(shí)現(xiàn)多點(diǎn)組網(wǎng)功能； （ 3）無須外部器件； （ 4）可以通過數(shù)據(jù)線供電，電壓范圍 ~； （ 5）零待機(jī)功耗； （ 6）溫度以 9 或 12 位數(shù)字讀出； （ 7）用戶可定義的非易失性溫度報(bào)警設(shè)置； 報(bào)警搜索命令識(shí)別并標(biāo)志超過程序限定溫度（溫度報(bào)警條件）的器件；負(fù)電壓特性，電源極性接反時(shí)，溫度計(jì)不會(huì)因發(fā)熱而燒毀，但不能正常工作。 AMS1117 內(nèi)部集成過熱保護(hù)和限流電路。本設(shè)計(jì)采用 Altera 公司高性價(jià)比 FPGA， CycloneIV 系列 EP4CE6E22C8 做主控制器，溫度傳感器采用高精度數(shù)字溫度傳感器 DS18B20。其方框圖如圖 所示 : 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 5 方案 2： 該方案以 FPGA 為核心控制器件，采用數(shù)字溫度傳感器DS18B20 進(jìn)行溫度采集，將采集到的溫度數(shù)字直接以數(shù)字信號(hào)傳輸給 FPGA 控制器，控制器通過比較采集的溫度和用戶設(shè)定的溫度來做出發(fā)送降溫還是加熱的控制信號(hào)給空調(diào)機(jī)。 (3) 50MHz 時(shí)鐘輸入。因此，F(xiàn)PGA 能夠反復(fù)使用。 FPGA 的基本特點(diǎn)主要有： （ 1） 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片 ； （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 3 （ 5） FPGA 采用高 速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 2 1 FPGA 的概述 FPGA 的特 點(diǎn) FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物?？刂破鞑糠衷?Quartus II 平臺(tái)使用 VerilogHDL 語言編寫，主體程序采用了狀態(tài)機(jī)作為主要控制方式?！秲?yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) I 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 作者姓名： 專業(yè)名稱： 電子科學(xué)與技術(shù) 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) II 摘 要 近幾年來，隨著中國科學(xué)技術(shù)的進(jìn)步和人民生活水平的不斷提高，各種產(chǎn)業(yè)在迅速發(fā)展，當(dāng)然，空調(diào)業(yè)也包括其中，空調(diào)在公共場(chǎng)所，專用場(chǎng)地和普通家庭等場(chǎng)所都廣泛應(yīng)用。并使用Modelsim 進(jìn)行軟件功能仿真，排除設(shè)計(jì)錯(cuò)誤，提高軟件設(shè)計(jì)效率。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。 FPGA 的編程不需專用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可。 (4) 高達(dá) 270Kbits 嵌入式存儲(chǔ)器。同時(shí)通過FPGA 芯片還可以實(shí)現(xiàn)定時(shí)和控制顯示，使用 LCD1602 將傳感器測(cè)量到的溫度，設(shè)定的溫度、定時(shí)時(shí)長都顯示出 來。整個(gè)電路的工作原理是由 50MHz 石英晶振 FPGA 提供時(shí)鐘信號(hào) ,數(shù)字式溫度傳感器DS18B20 將采集的溫度信息以數(shù)字信號(hào)的形式直接傳遞給 FPGA芯片，用戶也可通過按鈕根據(jù)需要自己設(shè)定溫度值。其電路原理圖如圖 所示： U 11AM S11 17 2V5Vin3GND1Vou t2U 12AM S11 17 1V2Vin3GND1Vou t2U 13AM S11 17 3V3Vin3GND1Vou t2D4LEDR 121KU4U SBVBU S1D2D+3GN D4VC C _I N+C510 uF / 16 VC60. 1u F / 16 VD51N 40 012211VC C _3 V3+C710 uF / 16 VC80. 1u F / 16 V+C910 uF / 16 VC 100. 1u F / 16 V+C 1110 uF / 16 VC 120. 1u F / 16 V+C 1310 uF / 16 VC 140. 1u F / 16 VVC C _2 V5VC C _3 V3 VC C _1 V2+C 1510 uF / 16 VC 160. 1u F / 16 V 圖 電源電路 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計(jì) 9 時(shí)鐘電路 為系統(tǒng)提供 50MHz 的穩(wěn)定時(shí)鐘，如圖 所示。 DS18B20 的測(cè)溫原理 經(jīng)過單線接口訪問 DS18B20 的協(xié)議如下： 初始化 ROM 操作 RAM 存貯器操作 處理數(shù)據(jù) 每次訪 問單總線器件，必須嚴(yán)格遵守這個(gè)協(xié)議（即操作序列），如果出現(xiàn)序列混亂，則單總線器件不會(huì)響應(yīng)主機(jī)。主機(jī)在發(fā)出存 貯器操作命令之前，必須送出合適的 ROM ⑶ RAM 存貯器操作 在主機(jī)發(fā)出 ROM 命令，以訪問某個(gè)指定的 DS18B20 ，接著就可以發(fā)出 DS18B20 支持的某個(gè)存貯器操作命令。 主旨在于驗(yàn)證電路的功能是否 符合設(shè)計(jì)要求，其特點(diǎn)是不考慮電路門延遲與線延遲，主要是驗(yàn)證電路與理想情況是否一致。h01。h07。h0D。h0B。使用獨(dú)熱碼， 狀態(tài)機(jī)中為每一種狀態(tài)分配一個(gè)觸發(fā)器。b000001000, //輸入方式設(shè)置：數(shù)據(jù)讀寫操作后， 地址自動(dòng)加一 /畫面不動(dòng) shift = 1039。是作 FPGA/ASIC 設(shè)計(jì)的 RTL 級(jí)和門級(jí)電路仿真的首選 。那么此時(shí)便有一種，模擬實(shí)際環(huán)境的輸入激勵(lì)和輸出校驗(yàn)的一種 “虛擬平臺(tái) ”的產(chǎn)生。 wire [7:0] second。 LED 模塊激勵(lì)信號(hào) testbench 本設(shè)計(jì)驗(yàn)證功能，對(duì)時(shí)間不進(jìn)行嚴(yán)格控制，為方便觀看仿真結(jié)果，在測(cè)試文件中將延時(shí)調(diào)小了。 wire [3:0] led 。 //初始化時(shí)間 s_time=0。 end initial begin 400 data[15:0]=1639。h25。根據(jù)仿真結(jié)果，可以得出以