【正文】 APS 雖然能夠通過區(qū)分預取的準確性改變優(yōu)先級，但是無效的預取還是會造成帶寬損耗和 Cache 污染等問題。 ：寄存器存儲每個時間段的預取準確性。包括兩個組成部分：自適應預取調度（ APS）和自適應預取舍棄（ APD）。 因此 設計了一個訪問預測表(Reference Prediction Table, RPT)， 專門記錄最近的訪存指令信息， RPT 的組織結構如圖 213 所示。然而將程序float a[100][100], b[100][100], c[100][100] …… for(i=0。在上述兩種情況下， A+1 塊都會取入 Cache 中。但是由于只是基于訪存的歷史信息，硬件預取會取回大量無用的 Cache 塊，占用訪存帶寬，還會導致嚴重的 Cache 污染問 題。 i3。并且必須使額外的預取指令開銷不能超過預取所能帶來的效益，否則得不償失。 雖然這樣的刷新會對性 能造成影響，但是對于 SDRAM來說是不可或缺的。 預充電命令與激 活命令相反，用以關閉行操作。 SDRAM 控制器基本功能 SDRAM 控制器的功能是控制 SDRAM 進行讀寫操作，其中包括空操作（ NOP）、 載入模式寄存 器（ Load Mode Register）、 激活（ Active）、讀操作（ Read）、寫操作（ Write）、突發(fā)操作（ Burst Terminate）、預充電（ Precharge） 和 刷新（ Refresh）。實際應用過程中，對于 SDRAM 的訪問往往是批量進行 。如圖 28 所示， tRCD上海交通大學碩士學位論文 13 為 3 時延遲三個時鐘周期。列地址的尋址與讀寫命令同時發(fā)出。 初始化完成后若想要對 Bank 中的陣列進行讀寫，需要先通過激活命令（ Active）讓某一行出于激活狀態(tài)。在 SDRAM 的相應過程中比如行列地址選擇、地址譯碼等，控制器可以照常進行其他任務不單純等待。實際尋址過程中，先確定 Bank 然后在 Bank 中進行相應的行地址與列地址的尋址。 同步動態(tài)隨機存儲器（ SDRAM）是 DRAM 中應用最為廣泛的高容量高速存儲器。根據(jù)使用的三極管數(shù)量不同，有單管型、三管型、四管型和六管型。原本集中式寄存器文件只需通過多個讀寫端口 直接通過讀寫地址進行操作。在分布式 寄存器文件 結構 中，每個 ALU 的輸入都有專享的寄存器文件，這些分布的寄存器文件通過 2(N/C)*(N/C)的互聯(lián)交叉開關聯(lián)系在一起。同時 單指令 多數(shù)據(jù)（ SIMD）的執(zhí)行方式用單條指令同時廣播給多個運算單元執(zhí)行相同的任務。在多媒體處理以及科學運算等復雜數(shù)字信號處理應用背景下，對于存儲數(shù)據(jù)量提出了更高的要求。因為電容會漏電，所以動態(tài)隨機存儲器需要刷新來保持數(shù)據(jù)存儲。 主存儲器大都采用半導體芯片的結構。與此同時 為了提高訪問外部存儲器的效率，預取技術得到廣泛關注。對于分布式寄存器文件對比其與集中式寄存器文件的面積與功耗性能，對于預取存儲系 統(tǒng)針對不同應用分析 對比 其在 訪存效率相對于傳統(tǒng)非預取存儲系統(tǒng)的優(yōu)勢。 第二章 概述了一些相關知識，首先研究 數(shù)字信號處理器存儲系統(tǒng)結構， 分析了集中式和分布式寄存器文件特點， 著重介紹了片外 SDRAM 技術的發(fā)展和特點，研究 SDRAM 控制器的基本特征。針對運算簇共享的片外存儲器， 著重利用預取方法解決存儲器與處理器速度不匹配的存儲墻問題。主要是基于軟件編譯器層面的優(yōu)化，并非所有的 load 指令都會驅動預取，因此在編譯階段將訪存指令進行區(qū)分，對于循環(huán)內(nèi)得指令或者遞歸函數(shù)的訪存認為關鍵訪問，其他情況視為非關鍵訪問。 其中較為典型的有 Chen和 Baer 提出的 Lookahead 預取 [15]和基 于 RPT 的預取 [16]、 Joseph 和 Grunwald 提出的基于 Markov 模型預取 [17]。預取的指令可以通過程序員手工添加，也可以通過編譯器編譯產(chǎn)生。 因此在計算機結構中必須有速度由慢到快、存儲容量由大到小的多層次存儲器。 RAW 通過采用線程級并行靜態(tài)分配任務給片內(nèi)Tile 來獲得高的運算性能。具有精確、靈活、抗干擾能力強和可靠性好等特點。無論是采用大容量的 Cache，還是采用多層次的 Cache 體系結構，目的都是為了減少或隱藏存儲器的訪問時間，將處理器的運算與訪存重疊 ，并保證流水線不斷。 圖 1 1 處理器和存儲器的速度差異 [2] 1 Development Difference between Processor and Memory 為了緩和存儲器和處理器速度嚴重不 平衡 造成的程序執(zhí)行時間的增長，人們提出了高速緩存 (Cache)技術 [34]。 49 圖 5 8 FFT 算法訪存周期數(shù) 36 圖 4 8 模式寄存器定義 33 圖 4 5 SDRAM 控制器系統(tǒng)框圖 27 圖 3 7 寫回信息緩存結構圖 24 圖 3 5 VLIW 處理器流水線 15 圖 3 3 ALU 模塊結構 8 圖 2 3 寄存器單元原理圖與版圖 56 上海交通大學碩士學位論文 VII 圖 錄 圖 1 1 處理器和存儲器的速度差異 [33] 55 攻讀碩士學位期間已發(fā)表或錄用的論文 致 謝 32 狀態(tài)轉換圖 31 預取策略 30 整體結構 24 上海交通大學碩士學位論文 V 分處理通道流水線結構 14 存儲預取技術 相對于非預取的系統(tǒng)，針對四種數(shù)字信號處理應用的訪存周期普 遍要減少 25%以上。與此同時，片內(nèi)的高速運算需要高效地訪問片外存儲器與之 相 匹配。 除文中已經(jīng)注明引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。 保密 □，在 年解密后適用本授權書。其中包括片上第二級預取緩沖存儲系統(tǒng)，片外 SDRAM 控制器以及片上與片外存儲交互機制。 1 國內(nèi)外研究現(xiàn)狀 26 寫回問題分 析 29 存儲系統(tǒng)結構 33 片外 SDRAM 控制器 42 仿真驗證平臺 2 圖 2 1 存儲層次結構 7 圖 2 2 單指令多數(shù)據(jù)運算簇寄存器文件結構 11 圖 2 6 行有效時序圖 28 圖 4 2 預取緩沖存儲系統(tǒng)結構 38 圖 4 10 異步 FIFO 結構 43 上海交通大學碩士學位論文 VIII 圖 5 4 三種應用下寄存器功耗圖 (單位 : W)從原有的寄存器堆結構 發(fā)展為分布式的寄存器文件結構，以適應高帶寬高吞吐量的數(shù)字信號 密集運算 處理的需求 。這兩種策略的采用，主要得益于程序訪問的兩個局部性原理：程序訪問的時間局部性和空間局部性。 國內(nèi)外研究現(xiàn)狀 數(shù)字信號處理器 20世紀 60年代數(shù)字信號處理理論誕生， 80年代世界上第一個單片可編程 DSP芯片產(chǎn)生，之后數(shù)字信號處理 器 [68]的發(fā)展迅 猛異常。在 250MHz下， Imagine 在關鍵應用上可達到 10GFLOPS 的運算能力。 VIRAM的向量功能部件由 4 個 LANE 組成，每個 LANE 是完整的 64 位向量流水線。 軟件預取是指依靠預取指令來指定預取數(shù)據(jù)的地址。硬件預取依賴訪存模式以及歷史信息，對于未來可能的訪存地址進行預測將可能要用到的數(shù)據(jù)預取入 Cache 中。無效的預取會通過查看歷史表被發(fā)現(xiàn)然后被去掉 ，從而避免了 L1 cache 被污染。這樣不僅可以提高預取準確性，同時也能減少訪存開銷提高系統(tǒng)效率。最終應用于高性能數(shù)字信號處理器中 ，滿足密集數(shù)字信號處理運算對于吞吐量的需求。重點針對分布式寄 存器文件與分處理通道 流水線控制信號在寫回流水棧的同步問題提出一種將控制信號統(tǒng)一管理的基于寫回控制信號緩存的解決方案。由此構成了分層次的存儲系統(tǒng)。主要采用半導體器件和磁性材料。但是 RAM 具有易失性只能暫時存儲數(shù)據(jù)。而片外 主 存儲器采用 DRAM 作為存儲介質，實現(xiàn)更大容量成本更低的存儲器。層次化存儲系統(tǒng)目的是讓整個計算機系統(tǒng)的訪存速度達到盡可能的快。 圖 2 2 單指令多數(shù)據(jù)運算簇寄存器文件結構 2 SIMD Cluster Register File 如圖 23 所示，對于單個寄存器單元而言，其面積與端口數(shù) p 和讀出放大器的高 h 和寬 w 相關，與 (p+w)?(p+h)成比例。數(shù)據(jù)被 不同 ALU 都要使用時，必須在多個寄存器文件中保存副本，因此分布式寄存器文件需要寄存器單元數(shù)量要多于集中式寄存器文件。片外 SDRAM 因為價格低廉，密度高，讀寫速度快成為片外存儲器的極佳選擇。 行 選 信 號數(shù)據(jù)線C dC s 圖 2 4 DRAM 單元結構圖 4 DRAM Cell Structure 當行選通信號為低時，晶體管 T 關斷。這樣的一個存儲陣列稱之為邏輯塊（ Bank）。 M e m o r y A r r a yR O W D E C O D E RColumn DecoderR o w A d d r e s s B u f f e rColumn Address Buffer 圖 2 5 SDRAM Bank 結構圖 5 SDRAM Bank Structure 控制器訪問 SDRAM 的過程中， SDRAM 所有輸入輸出信號均在時鐘的上升沿被采樣或者輸出。所以每次開機上電之后 SDRAM 都要對整個控制邏輯進行初始化 [29]。由于行有效是相對于 Bank 而言的，上海交通大學碩士學位論文 12 打開行同時選定了一個 Bank，因此行有效也被稱為 Bank 有效。 該間隔被定義為 tRCD，即 RAS to CAS Delay。如圖 29 所示是 CL=3 的情況。其中全頁突發(fā)模式是指將 Bank 中一行的所有存儲單元連續(xù)傳輸。 激活命令在讀寫操作之前進行 ，通過 A