【正文】 并且在做畢業(yè)設(shè)計(jì)的過(guò)程中，不斷指導(dǎo)我程序地編寫(xiě)規(guī)則與注意事項(xiàng)，以及論文格式上的要求等，讓我避免了設(shè)計(jì)過(guò)程中的許多錯(cuò)誤。一開(kāi)始對(duì)設(shè)計(jì)課題不理解，以及對(duì)設(shè)計(jì)軟件和硬設(shè)計(jì)語(yǔ)言的不熟練，導(dǎo)致了整個(gè)設(shè)計(jì)時(shí)間上的延長(zhǎng)。 圖 43 正弦波仿真圖 方波信號(hào)發(fā)生器的仿真結(jié)果及分析 方波信號(hào)發(fā)生器是通過(guò) 設(shè)定一個(gè)變量 t,每到一個(gè)脈沖 ,檢測(cè)它是否小于 31,若小于 31,則把高電平送到輸出 ,并對(duì) t+1,否則就輸出低電平 ,并賦值 t為 0,生成了方波信號(hào) 。 END rtl。 福建農(nóng)林大學(xué)本科畢業(yè)論文 24 signal wave1 :std_logic_vector(7 downto 0)。 end ponent sin。 dlt,sqr,sin:IN std_logic。 END CASE。 d:=0000amp。 三角波與正弦波的線性組合 WHEN011=a:=00amp。 選擇三角波輸 出 WHEN010=q=sqra。 輸出信號(hào) END。 END rtl。139。 THEN IF t31 THEN t:=t+1。 BEGIN PROCESS(clk,clr) VARIABLE t:integer RANGE 0 TO 31。 福建農(nóng)林大學(xué)本科畢業(yè)論文 18 圖 32 正弦波 信號(hào)發(fā)生器 的 RTL 圖 方波信號(hào)發(fā)生器的設(shè)計(jì) 方波的 VHDL 描述 :設(shè)定一個(gè)變量 t,每到一個(gè)脈沖 ,檢測(cè)它是否小于 31,若小于 31,則把高電平送到輸出 ,并對(duì) t+1,否則就輸出低電平 ,并賦值 t 為 0,生成了方波信號(hào) 。 WHEN 62=d=conv_std_logic_vector(254,8)。 WHEN 54=d=conv_std_logic_vector(207,8)。 WHEN 46=d=conv_std_logic_vector(112,8)。 WHEN 38=d=conv_std_logic_vector(26,8)。 WHEN 30=d=conv_std_logic_vector(1,8)。 WHEN 22=d=conv_std_logic_vector(53,8)。 WHEN 14=d=conv_std_logic_vector(150,8)。 WHEN 06=d=conv_std_logic_vector(233,8)。 ELSE tmp:=tmp+1。 ARCHITECTURE rtl OF sin IS BEGIN PROCESS(clk,clr) VARIABLE tmp:integer RANGE 0 TO 63。 正弦波產(chǎn)生電路的 VHDL 描述如下。 y=n。 END IF。EVENT AND clk=39。 y:OUT std_logic_vector(7 DOWNTO 0))。第一，自上而下流程要比對(duì)應(yīng)的自下而上流程執(zhí)行起來(lái)簡(jiǎn)單一些。在設(shè)計(jì)中完成的部分得到適配結(jié)果，當(dāng)設(shè)計(jì)的其他部分 改動(dòng)時(shí)，其性能保持不變。最后將設(shè)計(jì)配置到目標(biāo)器件中進(jìn)行硬件驗(yàn)證與測(cè)試。 ⑷ I/O 引腳分配和確認(rèn)。 Altera 公司的 Quartus II 軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定的設(shè)計(jì)需要，為 FPGA/CPLD 開(kāi)發(fā)提供全面的設(shè)計(jì)環(huán)境。 （ 15）在例化模塊時(shí)，使用名字顯式映射而不要采用位置相關(guān)的映射，這樣可以提高代碼的可讀性和避免編譯連線錯(cuò)誤。文件頭一般包含如下的內(nèi)容：文件名，設(shè)計(jì)者，模塊名，模塊的實(shí)現(xiàn)功能概述，使用的仿真軟件以及軟件運(yùn)行的平臺(tái)，使用的綜合工具以 及工具運(yùn)行的平臺(tái)，文件創(chuàng)建時(shí)間，文件修改時(shí)間。 （ 4）對(duì)于時(shí)鐘信號(hào)使用 clk 作為信號(hào)名，如果設(shè)計(jì)中存在多個(gè)時(shí)鐘，使用 clk 作為時(shí)鐘信號(hào)的前綴，如 clk clk clk_interace 等。以下是基于 FPGA 的 VHDL 設(shè)計(jì)的一些經(jīng)驗(yàn)。 VHDL 語(yǔ)言的特點(diǎn) VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。 （ 1） 20 世紀(jì) 70 年代末和 80 年代初，美國(guó)國(guó)防部提出了 VHSIC（ Very High Speed Integrated Circuit）計(jì)劃， VHSIC 計(jì)劃的目 標(biāo)是為下一代集成電路的生產(chǎn)、實(shí)現(xiàn)階段性的工藝極限以及完成 10 萬(wàn)門(mén)級(jí)以上的設(shè)計(jì)，建立一項(xiàng)新的描述方法。隨著可編程邏輯器件的高速發(fā)展，可編程邏輯器件將進(jìn)一步擴(kuò)大其領(lǐng)地，向著更高密度和更大容量方向邁進(jìn)。設(shè)計(jì)結(jié)果完全可以以一種知識(shí)產(chǎn)權(quán)（ Intellectual Property,IP）的方式作為設(shè)計(jì)成果，應(yīng)用于其他電子產(chǎn)品設(shè)計(jì)中，做到設(shè)計(jì)成果再利用。 （ 3）將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件，然后將文件調(diào)入仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。 FPGA 的設(shè)計(jì)流程 基于“自頂向下”設(shè)計(jì)方法的 FPGA 設(shè)計(jì)流程 FPGA 開(kāi)發(fā)采用的是一種高層次設(shè)計(jì)方法 [4]，這是一種“自頂向下”的方法，適應(yīng)了當(dāng)今芯片開(kāi)發(fā)的 復(fù)雜程度提高、上市時(shí)間緊迫的特點(diǎn)。所謂模塊化就是對(duì)以往設(shè)計(jì)成果進(jìn)行修改、組合和再利用，產(chǎn)生全新的或派生設(shè)計(jì)。 FPGA 的設(shè)計(jì)方法 FPGA 的常用設(shè)計(jì)方法包括“自頂向下”和“自下而上” [6]。 PLA 在結(jié)構(gòu)上由一個(gè)可編程的與陣列和可編 程的或陳列構(gòu)成，陣列規(guī)模小，編程過(guò)程復(fù)雜繁瑣。 福建農(nóng)林大學(xué)本科畢業(yè)論文 3 2 FPGA 概述 FPGA 技術(shù) 的發(fā)展歷程和動(dòng)向 FPGA 是英文 Field Programmable Gate Array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列 [9]，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。就目前國(guó)內(nèi)的成熟產(chǎn)品來(lái)看，核心部分多為專用芯片，存在著成本高、控制不靈活等特點(diǎn)，并且我國(guó)目前函數(shù)信號(hào)發(fā)生器的種類和性能都與國(guó)外同類產(chǎn)品存在著較大的差距。但傳統(tǒng)的信號(hào)發(fā)生器大多采用專用芯片或單片機(jī)或模擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。 關(guān)鍵詞： 函數(shù)信號(hào)發(fā)生器； FPGA； VHDL； Quartus II 軟件 福建農(nóng)林大學(xué)本科畢業(yè)論文 II Abstract Function signal generator is the most essential tool in all kinds of test and experiment. It is very widely used in munications, measuring, radar, control, teaching etc .In the days of rapid development of science and technology, FPGA has been prevalently applied in the field of function signal generator . Along with the fast development of economy and science in our country, the corresponding testing instrument and test method entail higher speed and quality, signal generator has bee a vital category , thus developing signal generator is of great significance. Function signal generator can generate sine wave, triangular, square, etc. various waveform signal, including superposition waveform produced by any two or three kinds of signals. Because wave frequency is adjustable so dial through code switch it can output different frequency waveform . The output waveform information is 8 binar y Numbers,also it can be transformed to analog through the D/A to be amplified and then output. The design is acplished by the VHDL hardware description language and use QuartusII software for pile, debug and simulation. It is verified to prove tha t the function signal generator can achieve predetermined function. Key words: Function signal generator。 論文題目 : 函數(shù)信號(hào)發(fā)生器的 FPGA設(shè)計(jì) 學(xué) 院： 專業(yè)年級(jí)： 學(xué) 號(hào)： 姓 名： 指導(dǎo)教師、職稱： 2021 年 5 月 16 日 Design Of Signal Generator based on FPGA College： Computer and Information Science Specialty and Grade： Electronic Information Engineering ,2021 Number： Name: Advisor： Submitted time: May 16, 2021 福建農(nóng)林大學(xué)本科畢業(yè)論文 目錄 摘要 ........................................................................ I Abstract ................................................................... II 1 引言 .................................................................. 1 編寫(xiě)函數(shù)信號(hào)發(fā)生器的目的及意義 .................................. 1 本設(shè)計(jì)的主要內(nèi)容 ................................................ 2 2 FPGA 概述 ............................................................. 3 FPGA 技術(shù)的發(fā)展歷程和動(dòng)向 ..