【正文】 CMOS 工藝，機(jī)構(gòu)較為簡單，可編程邏輯單元多為與、或陣列，可編程邏輯單元密度較低，僅能適用于某些簡單的數(shù)字邏輯電路； 西安郵電大學(xué) 5 b. 復(fù)雜可編程邏輯器件（ CPLD），可以實(shí)現(xiàn)的邏輯功能比 PAL、 GAL有了大幅度的提升，一般可完成設(shè)計(jì) 中比較復(fù)雜、較高速度的邏輯功能，如接口轉(zhuǎn)換、總線控制等； c. 現(xiàn)場可編程邏輯陣列（ FPGA），是在 CPLD 的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件，一般采用 SRAM 工藝。因此可以顯著的縮短系統(tǒng)的設(shè)計(jì)周期； f. 增加系統(tǒng)的保密性能，很多 PLD 都具有加密功能，在系統(tǒng)使用 PLD 期間可有效防止產(chǎn)品被他人非法仿制； g. 降低成本，使用 PLD 修改設(shè)計(jì)方便，使設(shè)計(jì)周期縮短，進(jìn)而使系統(tǒng)的研制開發(fā)費(fèi)用降低；使用 PLD 使得印刷線路板面積和需要的 插件減少，從而使系統(tǒng)的制造費(fèi)用降低；使用 PLD 能使系統(tǒng)的可靠性提高，維修工作量減少，進(jìn)而使系統(tǒng)的維修服務(wù)費(fèi)用降低。 VHDL 即 超 高速集成電路硬件描述語言。它還具有多層次的電路設(shè)計(jì)描述功能。 VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 e. 設(shè)計(jì)描述與器件無關(guān) 設(shè)計(jì)人員 采用 VHDL 語言描述硬件電路時(shí)， 并不需要先 去 考慮選擇進(jìn)行設(shè)計(jì)的器件。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 ， 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 ， 從而減小硬件電路設(shè)計(jì)的工作量 ， 縮短開發(fā)周期。 Max+PlusⅡ 簡介 Max+plusⅡ 基本特點(diǎn) Max+plusⅡ 是 Altera 公司提供的 PLD 集成開發(fā)環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max+plusⅡ 使用 簡介 a. VHDL代碼輸入 (1) 啟動 Max+plusⅡ ； (2) 打開文本編輯器（ Max+plusⅡ \Text Editor），或打開一個(gè)現(xiàn)有的文件（ File\Open）； (3) 在顯示的窗口中輸入 VHDL代碼，以擴(kuò)展名 .vhd 保存，注意文件名要與實(shí)體名保持一致； b. 編譯 (1) 針對當(dāng)前建立的工程： File\Project\Set Project to Current File； (2) 選擇菜單命令 Max+plusⅡ \Compiler，將彈出編譯窗口，點(diǎn)擊 Start； c. 仿真 西安郵電大學(xué) 9 (1) 打開波形編輯器（ Max+plusⅡ \Waveform Editor）； (2) 單擊右鍵，選擇 Enter Nodes form SNF，出現(xiàn)對話框，單擊 “=” ，然后點(diǎn) OK。例如，含有豐富直流分量和低頻分量的單極性基帶波形就不適宜在低頻傳輸特性差的信道中傳輸，因?yàn)檫@有可能造成信號的嚴(yán)重畸變。 在選擇碼型時(shí)，一般應(yīng)考慮一下原則： a. 不含直流分量，且低頻分量盡量少； b. 應(yīng)含有豐富的定時(shí)信息，以便從接受碼中提取定時(shí)信息； c. 功率譜主瓣寬度窄，以節(jié)省傳輸頻帶； d. 不受信源統(tǒng)計(jì)特性的影響； e. 具有內(nèi)在的糾錯(cuò)能力，即碼型具有一定的規(guī)律性，以便利用這一規(guī)律宏西安郵電大學(xué) 10 觀檢測； f. 編譯碼簡單，以降低通信延時(shí)時(shí)和成本。 AMI 碼的缺點(diǎn)是，當(dāng)信源碼出現(xiàn)長連 “0”時(shí)，信號的電平長時(shí)間不跳變，造成提取定時(shí)信號困難。和 AMI 碼相比，將連 “0”的個(gè)數(shù)限制在三個(gè)以內(nèi)，使得接受時(shí)能保證定時(shí)信息的提取。 c. 當(dāng)代碼序列中出現(xiàn) 4 個(gè)或 4 個(gè)以上的連 “0”碼時(shí)，則將連 “0”段按 4 個(gè) “0”分節(jié)，即 “0000”為一節(jié)，并使第 4 個(gè) “0”碼變?yōu)?“V”，且 “V”脈沖的極性與前一個(gè) “1”脈沖的極性相同，稱 V為破壞碼， “000V”為破壞節(jié)。 HDB3 編碼舉例及波形圖如表 32，圖 33 所示： 表 32 HDB3 編碼舉例 消息碼 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 AMI 1 0 0 0 0 +1 0 0 0 0 1 +1 0 0 0 0 0 0 0 0 HDB3 1 0 0 0 V +1 0 0 0 +V 1 +1 B 0 0 V +B 0 0 +V 圖 33 HDB3 編碼示意圖 消息碼： 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 HDB3： 1 0 0 0 V 1 0 0 0 V 1 1 B 0 0 V B 0 0 V 1 HDB3： +1 0 0 0 V 1 0 0 0 V 1 1 B 0 0 V B 0 0 V 1 HDB3 波形 HDB3 波形 NRZ 波形 西安郵電大學(xué) 12 HDB3 碼的優(yōu)點(diǎn)是：基帶信號無直流成分，且只有很小的低頻成分；連 “0”個(gè)數(shù)最多只有 3 個(gè)，利于定時(shí)信息的提取；不受信源統(tǒng)計(jì)特性的影響。 4 HDB3 編 /譯 碼器的 VHDL 建模 HDB3 編碼器的 VHDL 建模 在實(shí)際設(shè)計(jì)中，若按照前面編碼規(guī)則需要先把代碼轉(zhuǎn)換成 AMI 碼，再進(jìn)行插 “V”和 “B”的操作，最后還要依據(jù)編碼規(guī)則變換 “1”的極性。這樣做的好處是：輸入進(jìn)來的信號和插 “V”、插 “B”功能電路中處理的信號都是單極性信號，且需要的寄存器的數(shù)目可以少很多。舉例如表 42 所示： 代碼輸入 插入 “B” 單 /雙極性變換 插入 “V” HDB3碼 NRZ 碼 西安郵電大學(xué) 13 表 42 NRZ碼與雙向碼的關(guān)系 NRZ 碼 1 1 1 0 1 0 0 1 雙向碼 10 10 10 01 10 01 01 10 這樣就可以識別電路中的 “1”、 “V”和 “B”。當(dāng)出現(xiàn)個(gè) “0000”串的時(shí)候，把第四個(gè) “0”變換成為符號 “V”（ “V”可以是邏輯 “1”——高電平），非四連 “0”情況下，則保持消息代碼按原樣輸出。否則，保持消息代碼按原樣輸出。 具體實(shí)現(xiàn)是先引入兩個(gè)四位的移位寄存器 D，將信源消息碼存放在寄存器中，與此同時(shí)，設(shè)置一個(gè)計(jì)數(shù)器（即同步時(shí)鐘），在計(jì)數(shù)器的作用下計(jì)算兩個(gè) “V”碼元之 間 “1”的奇偶性，判斷是否需要進(jìn)行插入 “B”碼元的工作（需要一個(gè)具有判西安郵電大學(xué) 14 偶功能的電路來向寄存器發(fā)送判決信號）。根據(jù)這種設(shè)計(jì)方法，將輸入的 NRZ碼序列進(jìn)行插 “V”和插 “B”步驟后的代碼關(guān)系如表 45 所示： 表 45 插入 “V”“B”符號 消息碼 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 HDB3 1 0 +1 0 0 0 +V 1 +1 B 0 0 V +B 0 0 +V 插 B 后 01 00 01 00 00 00 11 01 01 10 00 00 11 10 00 00 11 單 /雙極性轉(zhuǎn)換模塊的建模 單 /雙極性轉(zhuǎn)換模塊的難點(diǎn)在于：當(dāng) VHDL 程序在 Max+PlusⅡ 環(huán)境中進(jìn)行仿真時(shí)， Max+PlusⅡ 軟件無法識別 “1”，波形仿真時(shí)只有 “0”和 “1”兩種電平狀態(tài)。由于前面已經(jīng)用雙向碼分別對 “0”、 “1”、 “V”和 “B”進(jìn)行了標(biāo)識，因此可以很好的區(qū)別它們以便進(jìn)行極性交替變換的操作。 西安郵電大學(xué) 16 5 仿真 與實(shí)現(xiàn) HDB3 編碼器的仿真 與實(shí)現(xiàn) 插 “V”模塊的 流程與仿真 根據(jù) 插 “V”模塊的 設(shè)計(jì)思想，若輸入一段 NRZ序列 ，輸入 序列 與插 “V”符 號之間的關(guān)系為圖 51 所示： 圖 51 插 “V”模塊 流程圖 根據(jù)上述流程圖，使用 VHDL 語言實(shí)現(xiàn)該功能的過程如下： 先判斷輸入的代碼是否為 “0”，若不為 “0”，輸出 “1”（即 “01”），反之通過計(jì)數(shù)器 count0 計(jì)算連“0”的個(gè)數(shù)，當(dāng)連 “0”個(gè)數(shù)小于 3 時(shí) ，輸出 “0”（即 “00”），而當(dāng)連 “0”個(gè)數(shù)大于 3 時(shí)，在第 4 個(gè) “0”的位置插入 “V”（即 “11”）。 code_out=00。event) then 檢測上升沿 if code_in=39。 V碼 具體的程序?qū)崿F(xiàn)如附錄的插 “V”模塊的 源代碼 所示，圖 52 所示為 插 “V”模塊仿真波形。 西安郵電大學(xué) 18 插 “B”模塊的 流程與仿真 根據(jù)插 “B”模 塊的設(shè)計(jì)思想，需要完成的是插 “B”符號的功能，實(shí)現(xiàn)該功能具體流程圖如圖 53 所示 ： 圖 53 插 “B”符號流程圖 根據(jù)上述流程圖，使用 VHDL 語言實(shí)現(xiàn)該功能的過程如下：設(shè)置 兩組 4 位移位寄存器 D1 和 D0， 任意一個(gè)碼元由 D1 和 D0 表示（即 D1amp。D0=“1”，通過不同的組合判斷 flag_v 和 even 的值，最終完成插 “B”符號的 功能。039。139。 and D0(3)=39。 end if。139。 and D0(0)=39。 具體的 VHDL 程序如 附錄的插 “B”模塊的 代碼 所示，圖 54 所示為 插 “B”模塊仿真波形 ： 圖 54 插 “B”模塊仿真波形 仿真波形圖中， reset 為計(jì)數(shù)器清零信號， clk 為時(shí)鐘信號， code_in 為輸入的信號 ，是上一步插 “V”模塊的輸出信號 ， code_out 為進(jìn)行插 “B”符號之后的輸出信號。其中可以從正數(shù)開始標(biāo)識，也可以從負(fù)數(shù)開始標(biāo)識。 正電平 1 else code_out=11。 then even=39。139。 圖 56 單 /雙極性轉(zhuǎn)換 模塊仿真波形 仿真波形圖中， reset 為計(jì)數(shù)器清零信號， clk 為時(shí)鐘信號， code_in 為輸入的信 號，是上一步插 “B”模塊的輸出信號， code_out 為進(jìn)行 單 /雙極性轉(zhuǎn)換 之后的輸出信號。D0），然后定義一個(gè)信號 t， t 接收輸入信號，當(dāng) t 的值為 “01”或者 “11（即 “+1”或 “1”）時(shí)，判斷是存放在寄存器中的輸入的信號是否有 “11”或者 “10”出現(xiàn)，若有將其置為 “0”，若輸入信號中有 “01”將其置為 “1”， “0”則照原樣輸出。 and D0(0)=39。 and D0(0)=39。 D1 和 D0 為 4 位移位寄存器 。因此采用模塊式設(shè)計(jì)，簡單易行。 經(jīng)過一段時(shí)間的 設(shè)計(jì)仿真，整個(gè) HDB3 編 /譯碼器能夠?qū)崿F(xiàn)，但是還存在很多不足，比如，我的設(shè)計(jì)是基于 VHDL 語言的設(shè)計(jì)，并沒有將程序下載到硬件上，不確定是否能夠?qū)崿F(xiàn)。 感 謝這篇論文所涉及到的各位學(xué)者。 由于我的學(xué)術(shù) 水平有限，所寫論文難免有不足之處，懇請各位老師和學(xué)友批評和指正！ 西安郵電大學(xué) 27 參考文獻(xiàn) （ 1） 樊昌信，曹麗娜 .通信原理 . 北京：國防工業(yè)出版社， 2021 （ 2） 唐小華，楊懌菲，張亞婷， 劉智芳，弓楠 .數(shù)字電路與 EDA 實(shí)踐教程 . 北京：科學(xué)出版社， 2021 （ 3） Volnei A. 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