【正文】 FPGA 100MHz 石英晶振 電源電路 風(fēng)扇 執(zhí)行機(jī)構(gòu) 數(shù)碼管顯示 壓力傳感器 按鈕 杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)（論文） 5 各模塊電路 最小系統(tǒng) 圖 2－ 2 最小系統(tǒng) 電路 圖 最小系統(tǒng)由 FPGA 芯片、晶振電路、配置電路、復(fù)位電路等四部分構(gòu)成。按鍵采用微動(dòng)開(kāi)關(guān)，其一端通過(guò)一電阻上拉至 ，另外一端接地，當(dāng)某個(gè)鍵被按下時(shí)，對(duì)應(yīng)輸出被拉低；數(shù)碼管顯示電路中，數(shù)碼管選用共陽(yáng)數(shù)碼管，為節(jié)約端口采用動(dòng)態(tài)掃描方式，段碼驅(qū)動(dòng)電路選用 74HC245 總線驅(qū)動(dòng)芯片，位選驅(qū)動(dòng)電路采用 74HC245與三極管相結(jié)合的方式。輸出延遲時(shí)間 Tx 由外部的 R55 和 C24 的大小調(diào)整，值為 Tx≈ 24576xR55C24；觸發(fā)封鎖時(shí)間 Ti 由外部的 R56 和 C25 的大小調(diào)整 ，值為T(mén)i≈ 24xR56C25，穩(wěn)壓二極管在輸出起保護(hù)作用。 杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)（論文） 8 串口 AD 轉(zhuǎn)換電路 圖 2－ 5 串口 AD 轉(zhuǎn)換電路 圖 主要由芯片 LF353 構(gòu)成電壓跟隨器，還有 2個(gè) TL084N 構(gòu)成反相放大 器。該電源另外采用 LM2576 集成電源，防止共用一個(gè) 電源時(shí)電流不足。同時(shí)場(chǎng)效應(yīng)管柵極為高，場(chǎng)效應(yīng)管導(dǎo)通 24V 電流流過(guò)電機(jī) ，電機(jī)工作，否則電機(jī)不工作。此外， 本實(shí)驗(yàn) 采用特定 輸出 的 零位偏移替代了傳統(tǒng)的 0V，該新系列傳感器每個(gè)端口允許測(cè)量的壓力高達(dá) 7kPa，也適用于真空檢測(cè) 。正負(fù)電源分別用 LED1 LED2 指示，并且LED1 LED2 分別串聯(lián)一個(gè) 限流電阻 .差動(dòng)放大電路采用 3 個(gè)集成運(yùn)算放大器組成，調(diào)節(jié) RW1 改變放大倍數(shù)，調(diào)節(jié)電位器 RW2 可使失調(diào)電壓為零， UA741 集成運(yùn)算放大器構(gòu)成 電壓跟隨器 。 人體熱釋電 INFRARED_RECEIVE : in std_logic。轉(zhuǎn)換成功標(biāo)志 SDA : inout std_logic。 數(shù)碼管顯示 DOT: out std_logic。 KEY_IN : in std_logic_vector(3 downto 0)。 100MHZ RESET : in std_logic。 SCL : out std_logic。 電機(jī)控制程序 ponent Motor_Control port( CLK : in std_logic。AD7991 每次采樣標(biāo)志 INFRARED_RECEIVE : in std_logic。給數(shù)碼管顯示的設(shè)定數(shù)據(jù)； SMG_DATA_PV : out std_logic_vector(11 downto 0)。 RESET : in std_logic。 數(shù)碼管顯示 ponent Smg_Display port( CLK :in std_logic。 DOT: out std_logic。 ； SDA 和 SCL 分別為 AD7991 的數(shù)據(jù)線和時(shí)鐘線； 電機(jī)控制 1. 紅外熱釋電要求選擇可重復(fù)觸發(fā)模式，即 BISS001 的 A=1，選擇高電平就可以；要求人不停地移動(dòng) 2. 才能重復(fù)觸發(fā)使輸出為高電平，平常為低電平，只有突然感應(yīng)到人體紅外線才能觸發(fā)為高 電平；之后又恢復(fù)到低電平 3. 電機(jī)控制按鍵： key1：控制電機(jī)啟動(dòng)； key2：停止； key3：氣壓增加按鍵；key4：氣壓減小按鍵； PWM 發(fā)生器 1. PWM 控制電機(jī)， PWM 輸出低電平就啟動(dòng)電機(jī)轉(zhuǎn)，而不是高電平，因此這里的占空比 2. 是低電平與周期的比值，這里設(shè)置 PWM 開(kāi)關(guān)頻率為 2KHZ；分 100 等分； 杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)（論文） 16 4 系統(tǒng)聯(lián)機(jī)調(diào)試 操作細(xì)則 通過(guò)無(wú)葉風(fēng)扇控制器前面板的按鍵，可以實(shí)現(xiàn)無(wú)葉風(fēng)扇的氣壓（風(fēng)量）大小設(shè)定和起動(dòng)停止控制功能，要求實(shí)現(xiàn)如下功能： 設(shè)定功能 按上升“↑”鍵或 下降“↓”鍵可以設(shè)定無(wú)葉風(fēng)扇氣壓的大小，設(shè)定值在左邊 4 位數(shù)碼管上顯示，每按一次按鍵，增加或減小 10 帕氣壓值，設(shè)定范圍從 0帕到 400 帕。實(shí)際的氣壓值在右邊 4 位數(shù)碼管上顯示，顯示的氣壓?jiǎn)挝粸椤芭痢保瑲鈮褐狄哉麛?shù)顯示。 調(diào)試 總結(jié) 在 調(diào)試 的過(guò)程中，差動(dòng)放大電 路比較不好調(diào)節(jié)。其中，左邊顯示區(qū)用于顯示設(shè)定壓力值，右邊顯示區(qū)用于顯示測(cè)量壓力值。其中，交流 220V 電源輸入端子里面還自帶保險(xiǎn)絲。 ，成本還是比較高的，如果用在什么類(lèi)似的測(cè)量的地方是比較好的。在焊接 FPGA 芯片時(shí)，由于管腳比較多，在焊接時(shí)一定放正、焊牢。 在臨近畢業(yè)之際，我還要借此機(jī)會(huì)向在這三年中給予了我?guī)椭椭笇?dǎo)的所有老師表示由衷的謝意，感謝他們?nèi)陙?lái)的辛勤栽培。 use 。100MHZ 時(shí)鐘信號(hào) RESET : in std_logic 。四個(gè)按鍵 AD7991 采樣 LED3:out std_logic。ad 采樣速度，用于觀察 電機(jī)控制 PWM_OUT : out std_logic。 end Total_Program。四個(gè)按鍵 KEY_OUT : out std_logic_vector(3 downto 0) 按鍵輸出指示 ,對(duì)應(yīng)key1~key4 )。 杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)（論文） 25 Sampling_fre: out std_logic。 AD_CONVERSION_SPEED :out std_logic。 RESET : in std_logic。紅外熱釋電接收信號(hào) INF_LED : out std_logic。給數(shù)碼管顯示的測(cè)量值 PWM_DUTY : out std_logic_vector(6 downto 0) 控制 PWM 的數(shù)值 )。 DUTY : in std_logic_vector(6 downto 0)。100MHZ RESET : in std_logic。 MSB LSB LED7 :out std_logic_vector(6 downto 0)。 signal sampling_reg : std_logic。 begin UA : ManyKeys port map ( CLK = CLK , RESET = RESET , KEY_IN = KEY_IN , KEY_OUT= key_reg )。 UE : Smg_Display port map ( CLK = CLK , RESET = RESET , DATA_SV = sv_smg, DATA_PV = pv_smg, DOT =DOT , LED7 = LED7, BIT8 = BIT8 )。 use 。 KEY_IN : in std_logic_vector(3 downto 0)。100MHZ RESET : in std_logic。 begin G1 : for i in 0 to 3 generate ux : Independent_Keys port map ( CLK=CLK, RESET=RESET, KEY=KEY_IN(i), KOUT= KEY_OUT(i) )。 use 。100MHZ RESET : in std_logic。 architecture Behavioral of Independent_Keys is signal clk100hz : std_logic。 begin if RESET=39。039。 end if。039。 elsif rising_edge(clk100hz) then case current_state is when s0 = KOUT=39。 then current_state=s0。039。 else current_state=s2。 then KOUT=39。139。039。 when s4 = current_state=s5。 when others = current_state=s0。 end Behavioral。 use 。 100MHZ RESET : in std_logic。轉(zhuǎn)換成功標(biāo)志 SDA : inout std_logic。 architecture Behavioral of ack_check is signal clock: std_logic。 begin DATA_OUT=data_reg。 then null。 end if。 variable slave_address,internal_reg,read_address,data_high,data_low: std_logic_vector(8 downto 1)。 begin if RESET=39。 SDA=39。 LED3=39。039。last bit 1 : read address model internal_reg:=00010000。 when 2 = SCL=39。 when 4 = SCL=39。 when others =null。 when 2 =SCL=39。 when 5 =t1:=t11。 else current_state=transmit_slave_address。 when check_ack1 = count1:=count1+1。139。current_state=transmit_reg。 when 16 =current_state=start。寫(xiě)寄存器數(shù)據(jù) 杭州電子科技大學(xué)繼續(xù)教育學(xué)院畢業(yè)設(shè)計(jì)（論文） 32 case count1 is when 1=SDA=internal_reg(t1)。039。current_state=check_ack2。 end case。 when 2 =SCL=39。 then count1:=0。LED3=39。 when others =null。039。139。 end case。 when 2 = SCL=39。 when 4 = SCL=39。 when others =null。 when 2 =SCL=39。 when 5 =t1:=t11。 else current_state=read_slave_address。 when read_check_ack1 = count1:=count1+1。139。current_state=read_data_high。 when 16 =current_state=start。讀高 8 為數(shù)據(jù) case count1 is when