【正文】 照明以及街燈等高功率產(chǎn)品。隨著電子設(shè)計自動化（ EDA）技術(shù)的進展，基于可編程 FPGA 器件進行系統(tǒng)芯片集成的新設(shè)計方法，也正在快速地到代基于 PCB 板的傳統(tǒng)設(shè)計方式。因此研究 LED 漢字滾動顯示屏的設(shè)計方法具有重要的理論和現(xiàn)實意義。 VHDL language。 關(guān)鍵詞 ： LED 點陣； FPGA； VHDL 語言；漢字滾動顯示 Abstract II Abstract Primary research is based on FPGA, Led Scrolling dot matrix characters. First described based on field programmable gate array (FPGA) hardware circuit, as well as the principle character dot matrix display。 編號 淮安信息職業(yè)技術(shù)學(xué)院 畢業(yè)論文 題 目 基于 FPGA 的 LED 點陣設(shè)計 摘 要 I 摘 要 主要研究基于 VHDL 的 Led 點陣漢字滾動顯示。通過編程、調(diào)試、仿真、下載正確地實現(xiàn)了漢字滾動顯示掃描 結(jié)果，其硬件系統(tǒng)的實驗驗證也獲得了與軟件模擬仿真結(jié)論相吻合的結(jié)果。 FPGA。而隨著世博會的臨近， LED 顯示屏將廣泛的應(yīng)用在體育場館以及道路交通指示中， LED 顯示屏在體育廣場中的應(yīng)用將出現(xiàn)快速增長。盡管這種方案有單片機軟件的支持較為靈活，但是由于受硬件資源的限制，未來對設(shè)計的變更和升級，總是難以避免要付出較多研發(fā)經(jīng)費和較長投放市場周期的代價。 如圖 11 所示： 圖 11 LED 點陣的應(yīng)用 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 2 LED 點陣的發(fā)展現(xiàn)狀 國內(nèi)外 LED 點陣的發(fā)展現(xiàn)狀 LED 照明發(fā)展非常迅速，年增長率超過 60%,隨著 LED 發(fā)光效率的不斷提升，封裝技術(shù)不斷改進，驅(qū)動陸能和壽命的增加， LED 照明技術(shù)在未來 5 年內(nèi)會逐漸進入千家萬戶。以應(yīng)用產(chǎn)品來討論，戶外照明約占 12%，則具有相當(dāng)大的成長空間，尤其以占有全球 38%戶外照明的中國市場為最。以上兩種應(yīng)用需要為 LED 提供電能及熱能保護，以增加其耐用性。針對 LED 背光源的特點，可以將復(fù)雜的控制技術(shù)和信號處理技術(shù)融合到背光源技術(shù)中，目前的做法是采用 FPGA，各家均有不同的算法和控制方法。盡管這種方案有單片機軟件的支持較為靈活，但是由于受硬件資源的限制，未來對設(shè)計的變更和升級，總是難以避免要付第一章 緒論 3 出較多研發(fā)經(jīng)費和較長投放市場周期 的代價。 LED 點陣的發(fā)展趨勢 高亮度 LED 為未來趨勢：高亮度 LED 的三大市場為：汽車車燈市場、交通市場及全彩 LED 顯示屏。 （ 3）全彩 LED 顯示屏方面，目前高亮度 LED 已可以產(chǎn)生紅、綠、藍三原色的光，組成大型全彩 LED 顯示屏，目前大型 LED 看板的使用以日本、中國、香港、韓國、臺灣、新加坡等亞洲地區(qū)為主，歐洲及美國其次。從使用的角度看，對于集成電路（ ASIC）設(shè)計人員來說，多是掌握 verilog，因為在 IC 設(shè)計領(lǐng)域， 90％以上的公司都是采用 verilog 進行 IC 設(shè)計。其中主要設(shè)計包括：系統(tǒng)軟件設(shè)計、 ROM存儲、點陣漢字字模的提取。 第二章 系統(tǒng)方案設(shè)計 5 第二章 系統(tǒng)方案設(shè)計 設(shè)計任務(wù)與要求 設(shè)計任務(wù) （ 1）設(shè)計一個 16 16 的 LED 點陣顯示器； （ 2）在設(shè)計過程中， EDA 試驗箱進行仿真調(diào)試。由于列是由一個向量決定，而每一時刻的值只能有一個固定的值，因而只能使某一列的若干個點亮，因此就決定了只能用逐列掃描的方法。因為兩個進程是同時進行的（并發(fā)執(zhí)行），如果對數(shù)組中的漢字?jǐn)?shù)據(jù)按滾動的方式更新，則可實現(xiàn)漢字的滾動顯示。方案二中將 LED 點陣抽象成了一淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 6 個二維數(shù)組。 掃描控制模塊 LED 的顯示原理 16 16 掃描 LED 點陣的工作原理同 8 位掃描數(shù)碼管類似。若使用第二和第三種方式，則頻率必須大于 16 8=128Hz，周期小于 即可符合視覺暫留要求。第二步是在掃描模塊的控制下 ， 配合行掃描的次序正確地輸出這些數(shù)據(jù)。并對 掃描控制模塊 和 LED點陣 漢字的存儲做了進一步介紹，分析了 LED 點陣的工作原理。 EPlC3T144C8 內(nèi)部包含 2910 個邏輯單元， 104 個 I／ O 引腳， 13 塊 128*36bit的 RAM 共 52K，適合設(shè)計 雙 DRAM、 ROM 和 FIFO 等器件，還有一個可編程觸發(fā)器和一個給進位和層疊功能專用的信號通道。 STC89LE52RC 是一款低功耗、高速且抗干擾能力強的單片機。抗干擾與防解密方面都比普通的 51 單片機強。也可以將兩個通道結(jié)合起來，實現(xiàn)幅度程控輸出。8 的高速IS61LV5128 的靜態(tài)存儲器，它擁有 64MB 的存儲空間，滿足數(shù)據(jù)的存儲要求。輸入接口是通過串口即 RS232 以及 JTAG 下載線來實現(xiàn)從 PC 上位機傳輸數(shù)據(jù)至下位機。 LED 時鐘芯片 DS1302 是 DALLAS 公司推出的涓流充電時鐘芯片，內(nèi)含有一個實時時鐘 /日歷和 31 字節(jié)靜態(tài) RAM。 如圖 31 所示，其中 F1 為限流 的 F110 保險管 ,在電源的保護上起到了很大的作用。一次復(fù)位后產(chǎn)生一脈沖信號，下降沿時觸發(fā)芯片復(fù)位。 RS232 串口用于上位機與下位機的數(shù)據(jù)傳輸， JTAG 接口用于程序下載與調(diào)試 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計算機串口電平為 RS232 電平 (即：高 電平 — 12V,低電平 — +12V),所以，計算機與單片機之間進行通訊時需要加電平轉(zhuǎn)換芯片。使用 JTAG 時需要配合 USB Blaster 進行下載調(diào)試。 USE 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 lpm_port_updown : STRING。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END SYN。因此要控制掃描的頻率，不能太低，否則，就會造成視覺上的不連續(xù)，本設(shè) 計的掃描頻率不得低于 50Hz, 掃描程序如下 : Library ieee。 端口定義 輸入信號 Sel:out std_logic_vector(3 downto 0))。event and clk=39。 then If lie0000 then Lie=lie0001。 End if。 本次設(shè)計“淮、安、信、息”漢字樣式設(shè)計程序如下： library ieee。 entity led16 is port ( clk : in std_logic。 architecture one of led16 is signal cdount: std_logic_vector(3 downto 0)。event and clk=39。 else S=S+1。 else cdount=0000。 process(cdount,S) 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 16 begin case cdount is 列選擇 when 0000=keyc=0000000000000001。 when 0100=keyc=0000000000010000。 when 1000=keyc=0000000100000000。 when 1100=keyc=0001000000000000。 when others=keyc=0000000000000000。 when 0010=keyr=XB9E3。 when 0110=keyr=X0080。 when 1010=keyr=X00C0。 when 1110=keyr=XF3CF。 elsif S=0001 then 安 1 case cdount is when 0000=keyr=XFFFF。 when 0100=keyr=X7398。 when 1000=keyr=X71E6。 when 1100=keyr=X439E。 when others=keyr=XFFFF。 when 0010=keyr=X0380。 when 0110=keyr=X5381。 when 1010=keyr=X50C9。 when 1110=keyr=XF3FF。 elsif S=0011 then 息 3 case cdount is when 0000=keyr=XFFDF。 when 0100=keyr=X01C2。 when 1000=keyr=XA992。 when 1100=keyr=X01F2。 when others=keyr=XFFFF。 end one。如果一次不成功、返工、甚至多次返工 ,NRE 費用將要上升。 FPGA 的主要特點是 : 寄存器數(shù)目多 , 采用查找表計數(shù) ,適合時序邏輯設(shè)計。 離開對 FPGA 結(jié)構(gòu)的詳細了解 , 設(shè)計人員就不可能優(yōu)化設(shè)計。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。利用 new preject wizard 工具創(chuàng)建一個工程，工程名為 yz_ok, 頂層文件實體名為 yz_ok，并將上面創(chuàng)建的 文件加入到工程中。pin options 按鈕，彈出 deviceamp。 在 Configuration 選項頁，選擇配置器件為 EPCS1，其配置模式選擇為 active serial。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 24 圖 55 全程編譯 完成后在工程管理窗口左是角顯示了工程 yz_ok 的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。 （ 2）將工程 yzok 的端口信號名選入波形編輯器中，所選的端口 clk,enable及總線 h0 和 h8。選擇 simulation options 欄，確認選定 simulation coverage reporti ng。仿真文件 simulation report 通常會自動彈出，否則選擇 processing?simulation report 。另外， VHDL 具有并發(fā)性，采用自上而下的結(jié)構(gòu)式設(shè)計方法，適合大型設(shè)計工程的分工合作。經(jīng)過這一過程，我發(fā)現(xiàn)平常的學(xué)習(xí)在注重理論知識的掌握同時，要加強 實驗環(huán)節(jié)，只有通過不斷地實踐，我們才能把知識掌握的更牢固，理解的更透徹。這些問題的解決需要從硬件抗干擾、軟件抗干擾以及錯誤處理等方面來進行。以后還可以考慮加入其他功能，如加入溫度顯示 (DBl820)，加入監(jiān)控單元的設(shè)計等。再一次向他表示衷心的感謝，感謝他為學(xué)生營造的濃郁學(xué)術(shù)氛圍，以及學(xué)習(xí)、生活上的無私幫助 ! 值此論文完成之際，謹(jǐn)向許金星老師致以最崇高的謝意 ! 在學(xué)校的學(xué)習(xí)生活即將結(jié)束，回顧兩年多來的學(xué)習(xí)經(jīng)歷，面對現(xiàn)在的收獲，我感 到無限欣慰