【正文】 ............................................... 錯(cuò)誤 !未定義書簽。 數(shù)碼管編碼表 ........................................ 錯(cuò)誤 !未定義書簽。 DAC0832 及其外圍電路 ................................. 錯(cuò)誤 !未定義書簽。 ........................................... 錯(cuò)誤 !未定義書簽。 按鍵控制模塊 ............................................. 錯(cuò)誤 !未定義書簽。 QuartusⅡ 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 1 頁 共 36 頁 目 錄 聲明 .............................................................................................................................................錯(cuò)誤 !未定義書簽。 關(guān)鍵詞 ： 多種波形發(fā)生器； FPGA； VHDL。為本文的研究做出了重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確的方式標(biāo)明。 盡我所知，另 文中已經(jīng)注明引用的內(nèi)容外，論文由本人獨(dú)立完成。 聲明人學(xué)號(hào)： 1008068027 聲明人簽名： 朱忠浩 簽名日期： 20xx 年 3 月 2 日 II 基于 FPGA 多功能波形發(fā)生器的設(shè)計(jì) 摘 要 本文所設(shè)計(jì)內(nèi)容就是以 FPGA 為平 臺(tái)用 VHDL 語言設(shè)計(jì)多種波形系統(tǒng)來實(shí)現(xiàn)數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)， FPGA 嚴(yán)密性高，功能消耗較低，所占空間小，更可靠等特點(diǎn)，設(shè)計(jì)的時(shí)候可不必過于考慮硬件連接；本設(shè)計(jì)中采用 VHDL 語言進(jìn)行系統(tǒng)描述，使數(shù)字信號(hào)發(fā)生器能產(chǎn)生正弦波、三角波、方波、等獨(dú)立波形，而且對(duì)所產(chǎn)生的各種波形的頻率及幅度的調(diào)節(jié)更為方便 ,還可用 AD 與低通實(shí)現(xiàn)數(shù)字電路到模擬電路的的轉(zhuǎn)換。 FPGA； VHDL。 引言 ......................................................................2 背景與意義 ................................................................1 國內(nèi)發(fā)展?fàn)顩r ..............................................................8 2 設(shè)計(jì)要求 .................................................... 錯(cuò)誤 !未定義書簽。 單片機(jī)模塊 .............................................. 錯(cuò)誤 !未定義書簽。 D/A 電路簡介 ......................................... 錯(cuò)誤 !未定義書簽。 數(shù)碼管顯示簡介 ....................................... 錯(cuò)誤 !未定義書簽。 輸出電源工作原理 ..................................... 錯(cuò)誤 !未定義書簽。 6 仿真結(jié)果數(shù)據(jù)分析 ............................................ 錯(cuò)誤 !未定義書簽。所以電子設(shè)計(jì)技術(shù)發(fā)展到今天，又將面臨另一次更大意義的突破，即 CPLD／ FPGA 在EDA(電子設(shè)計(jì)自動(dòng)化 )基礎(chǔ)上的廣泛應(yīng)用。在通信系統(tǒng)的科研實(shí)驗(yàn)中， 經(jīng) 常需要用到不同頻率和幅度的信號(hào)， 例如 正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等 。 隨著電子系統(tǒng)的 發(fā)展 ，數(shù)字信號(hào)發(fā)生器 的應(yīng)用將會(huì)越來越廣泛也會(huì) 成為模擬復(fù)雜信號(hào)標(biāo)準(zhǔn)。信號(hào)源有很多種分類 ，其中一 ， 可分為混和信號(hào)源和邏輯信號(hào)源兩種。 現(xiàn)在 市場(chǎng)上的數(shù)字信號(hào)發(fā)生器 大多 采用 的是 直接數(shù)字合成（ DDS）技術(shù)，這種波形發(fā)生器不 但 可以產(chǎn)生變頻的載頻信號(hào)、調(diào)制信號(hào)，還能 參與 計(jì)算機(jī)配合 生 成自定義的任意信號(hào)， 更為實(shí)用，便捷 。 但是和國外的研究成果比較有很大的落差。這些波形包括正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。 對(duì)基本要求能完成軟件調(diào)試，測(cè)試結(jié)果符合要求。只不過在DDS 技術(shù)中，這個(gè)過程被顛倒過來了。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 2 頁 共 36 頁 圖 DDS 基本結(jié)構(gòu)框圖 其中， f c 為參考時(shí)鐘頻率， K 為頻率控制字， N為相位累加器位數(shù)， A為 波形存儲(chǔ)器地址位數(shù)， D為波形存儲(chǔ)器的數(shù)據(jù)位字長和 D/A 轉(zhuǎn)換器位數(shù)。在每一個(gè)時(shí)鐘脈沖 f c，相位累加器把頻率字 K累加一次，累加器的輸出相應(yīng)增加一個(gè)步長的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實(shí)質(zhì)上 是以K 為步長的線性遞增序列（在相位累加器產(chǎn)生溢出以前），它反映了合成信號(hào)的相位信息。若波形存儲(chǔ)器中存放的是正弦波幅度量化數(shù)據(jù)，那么 D/A 轉(zhuǎn)換器的輸出是近似正弦波的階梯波，還需要后級(jí)的低通平滑濾波 器進(jìn)一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號(hào)。可見，頻率控制字 K越大，相位累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ Application Special Integrated Circuit, ASIC） 芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（ Field Programmable Logic Device, FPLD） ,其中應(yīng)用最廣泛的當(dāng)屬 CPLD 和 FPGA[1]。 Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)， EEPROM 技術(shù)）、 FLEX 系列（查找表技術(shù)，SRAM 工藝）都叫做 CPLD；而把也是 SRAM 工藝、基于查找表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。 每個(gè)單元簡介如下： （ 1）可編程輸入 /輸出單元（ I/O 單元）。 FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 （ 5）底層嵌入功能單元。 FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 FPGA有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程 。除了含有許多具有硬 件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。此外 ,VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語言所不能比擬的。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 6 頁 共 36 頁 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 (3) VHDL 語言具有很強(qiáng)的移植能力 。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。在設(shè)計(jì)過程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 7 頁 共 36 頁 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提 供了完善的用戶圖形界面設(shè)計(jì)方式。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 Altera QuartusII 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計(jì)功能，增添 了 Fast Fit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 8 位 D/A，分辨率為 1/256，選采樣電阻為 2 歐姆，D/A 輸出分辨率為 10mA 的電流，實(shí)現(xiàn)步進(jìn) 10mA，完全能夠滿足本設(shè)計(jì)的要求。 （ 4） 鍵盤電路：在進(jìn)行電流設(shè)定值的調(diào)整中僅需要 6 個(gè)按鍵，所以采用獨(dú)立式按鍵的鍵盤接口，即可滿足電路的設(shè)計(jì)要求。 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 9 頁 共 36 頁 設(shè)計(jì)方框圖 根據(jù)數(shù)控直流電流源的要求，由于要求有較大的輸出電流范圍和較精確的步進(jìn)要求以及較小的紋波電流，所以不適合采用簡單的恒流源電路 FET 和恒流二極管，亦不適合采用開關(guān)電源的開關(guān)恒流源，否則難以達(dá)到輸出范圍和精度以及紋波的要求。本電路中晶振頻率采用 12MHz，則單片機(jī)的機(jī)器周期就為 1181。為了是電路工作可靠，每個(gè)端口都接了一個(gè)阻值 10K 的上拉 電阻。該芯片 8 位數(shù)據(jù)采用并行輸入，所以直接接至單片機(jī)的 P2 口。其內(nèi)部有一個(gè) 8 通道多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號(hào)，只選通 8 個(gè)單斷 模擬輸入信號(hào)中的一個(gè)進(jìn)行 A/D 轉(zhuǎn)換。 START 上升沿將逐次逼近寄存器復(fù)位。 電壓－電流轉(zhuǎn)換和功率放大電路 壓控恒流源是本系統(tǒng)的重要組成部分，它的功能是用電壓來控制電流的變化，圖 4 是數(shù)控電流源的恒流電路和加法器電路。 確 定 設(shè) 置 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 11 頁 共 36頁 因?yàn)檩敵鲭娏鞣秶?0— 20xxmA，由于取樣電阻為 2歐姆 ，則其電壓降為 0— 4000mV，即 U1 電壓范圍為 11V— 。 經(jīng)過 U1B 的反相作用，故 U2A 的同相輸入端的電壓為 ，根據(jù)運(yùn)算放大器虛短的特點(diǎn)， U2A 的同相電壓等于 U2A 的反相電壓，故負(fù)載 RL 上的電流為： R9 采用 2歐姆精密電阻，在 UDA輸出為 0時(shí)調(diào)節(jié)可變電阻 R1，即調(diào)節(jié) U0的值，使U0的值為 11V，即可達(dá)到 IRL＝ 2A。通過對(duì)電阻 R9兩端的電壓值進(jìn)行采樣，經(jīng)過運(yùn)算放大器送入 A/D 轉(zhuǎn)換器 ADC0809 進(jìn)行轉(zhuǎn)換。顯示電路采用串行通信方式，利用 8個(gè) 74LS164 將串行數(shù)據(jù)轉(zhuǎn)換為并行輸出，去驅(qū)動(dòng) 8 位數(shù)碼管。程序流程圖如圖 7 所示。 撰寫論文時(shí)，也讓自己認(rèn)識(shí)到做每件事都應(yīng)認(rèn)真對(duì)待，要規(guī)范、嚴(yán)謹(jǐn)。5mA，初始化 中斷 顯示刷新 中 斷返回 A/D 轉(zhuǎn)換 是否按鍵？ D/A 輸出 開始 負(fù)載 YES NO 江西師范大學(xué)科學(xué)技術(shù)學(xué)院 14 屆畢業(yè)設(shè)計(jì)說明 書 第 14 頁 共 36頁 輸出電流可在 20mA~20xxmA 范圍內(nèi)任意設(shè)定，因而可實(shí)際應(yīng)用于需要高穩(wěn)定度小功率恒流源等領(lǐng)域