基于vhdl八音符電子琴電路設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 嵌入式存儲(chǔ)器資源支持多種存儲(chǔ)器應(yīng)用和 數(shù)字信號(hào)處理 (DSP)實(shí)現(xiàn) 專用 外部存儲(chǔ)器接口 電路，支持與 DDR FCRAM 和 SDRAM 器件以及 SDR SDRAM存儲(chǔ)器的連接。 1. NoteTabs 模塊： 原理： 在這個(gè)模塊中設(shè)置了一個(gè) 8位二進(jìn)制計(jì)數(shù)器，作為音符數(shù)據(jù) ROM 的地址發(fā)生器。 use 。 end。 end ponent。event and clk1=39。 end process。 9 表 7 Rom 表格 ROM 模塊圖如圖 8： 圖 8 ROM 生成的模塊圖 10 2. ToneTaba 模塊： 原理： ToneTaba 是樂曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路 。輸向 Toaba 中 Index[3..0]的值，ToneIndex[3..0]的輸出值與持續(xù)的時(shí)間由模塊 Notetabs 決定。 CODE : out std_logic_vector(3 downto 0)。 architecture one of ToneTaba is begin Search: process(Index) 11 begin case Index is When 0000=tone=11111111111。2047 When 0001=tone=01100000101。773 When 0010=tone=01110010000。912 When 0011=tone=10000001100。1036 When 0100=tone=10000110101。1077 When 0101=tone=10010101101。1197 When 0110=tone=10100001010。1290 When 0111=tone=10101011100。1372 When 1000=tone=10110000010。1410 When 1001=tone=10111001000。1480 When 1010=tone=11000000110。1542 When 1011=tone=11000101000。1576 When 1100=tone=11001010110。1622 When 12 1101=tone=11010000100。1668 When 1110=tone=11011000000。1728 When 1111=tone=11011101010。1770 When others = null。 （注：每一個(gè) index 的值都對(duì)應(yīng)一個(gè) code,tone 值， index 的值從 0000 到 0111 對(duì)應(yīng)的 high 為低電，從 1000 到 1111 對(duì)應(yīng)的 high 為高電。 Speakera 對(duì) clk 輸入信號(hào)的分頻比由 11 位預(yù)置數(shù) Tone[10..0]決定。 use 。 spks:out std_logic)。 begin preclk=39。 14 count4:=0000。 then count4:=count4+1。 begin if preclk39。 fullspks=39。039。 delayspks:process(fullspks) variable count2:std_logic。 then count2:=not count2。139。 end if。 Div 模塊圖如圖 13： 圖 13 Div 模塊 程序： LIBRARY ieee。 CLK12MHz,CLK8Hz: OUT std_logic)。 begin if(clk39。 tmp:=not tmp。 CLK12MHz=tmp。 begin if(clk39。 tmp:=not tmp。 17 CLK8Hz=tmp。 如圖 15： 圖 15 SEG7 模塊 VGA 為 0010，如圖 16： 18 圖 16 VGA 連接圖 程序： library ieee。 A:OUT std_logic。 E:OUT std_logic。 END SEG7。 C=led(4)。 G=led(0)。 END fun。 Songer 模塊的程序?yàn)?: library ieee。 high1:out std_logic。 toneindex:out std_logic_vector(3 downto 0))。 high:out std_logic。 tone:in std_logic_vector(10 downto 0)。 signal toneindex:std_logic_vector(3 downto 0)。 22 end。 六、結(jié)束語(yǔ)： 本文介紹了基于 FPGA 的電子琴電路的設(shè)計(jì)，實(shí)現(xiàn)了一個(gè)樂曲器，而 且描述了其工作原理、設(shè)計(jì)思路及實(shí)現(xiàn)方法，并在 QUARTUSП上選用目 標(biāo)芯片仿真實(shí)現(xiàn)了電子琴電路的功能。 回顧此次課程設(shè)計(jì)，從書籍，網(wǎng)絡(luò)不斷的尋找到設(shè)計(jì)電路，從拿到題目到完成整個(gè)設(shè)計(jì)，從理論到實(shí)踐，可以學(xué)到很多很多的的東西。在設(shè)計(jì)的過程難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固，通過這次課程設(shè)計(jì)之后 ，一定把以前所學(xué)過的知識(shí)重新溫故。對(duì)本論文（設(shè)計(jì)）的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中作了明確說明并表示謝意。保密的論文（設(shè)計(jì)）在解密后適用本規(guī)定。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準(zhǔn)用徒手畫 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁(yè)以上的雙面打印 4）圖表應(yīng)繪制于無格子的頁(yè)面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 2）附件：按照任 務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂 3）其它
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