【正文】 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 圖 系統(tǒng)框圖 各模塊原理及程序 搶答器中各個(gè)模塊由 VHDL 實(shí)現(xiàn)后，利用 EDA 工具對(duì)各模塊進(jìn)行了 時(shí)序仿真（ Timing Simulation），其目的是通過(guò)時(shí)序可以更清楚的了解程序的工作過(guò)程 。由此可見，觸發(fā)鎖存電路具有時(shí)序電路的特征，是實(shí)現(xiàn)搶答器功能的關(guān)鍵。 A1=39。C1=39。 ELSIF CLK39。039。139。139。039。 ELSIF (A=39。AND C=39。) THEN A1=39。 C1=39。 STATES=W2。139。139。039。039。AND B=39。AND D=39。 B1=39。 D1=39。039。039。 END IF。 答題計(jì)時(shí)模塊 的設(shè)計(jì) 答題計(jì)時(shí)模塊的任務(wù)是當(dāng)主持人啟動(dòng)這個(gè)計(jì)時(shí)開關(guān)時(shí)開始計(jì)時(shí)，如果在規(guī)定的時(shí)間 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 6 頁(yè) 共 25 頁(yè) 內(nèi)答完題則答題有效，如果在規(guī)定的時(shí)間內(nèi)沒(méi)有完成，則答題無(wú)效。兩個(gè)比較器的翻轉(zhuǎn)分別由高電平觸發(fā) THR 和低電平觸發(fā) TRI的輸入電壓與比較基準(zhǔn)電壓比較決定，其輸出控制 RS觸發(fā)器和放電 BJT晶體客 T 的狀態(tài)。 DB=0000。 then IF TA=39。139。 IF TB=39。139。 END PROCESS。039。EVENT AND clock=39。 THEN TMPA:=DA。 THEN IF TMPA=0000 THEN TMPA:=1001。 ELSE TMPA:=TMPA1。 QA=TMPA。 計(jì)分電路模塊 的設(shè)計(jì) 計(jì)分電路模塊是給答題人計(jì)分用的，按照規(guī)定如果主持人判定答題有效則加分，如無(wú)效則按照設(shè)定不加分或者扣分。電路中設(shè)加分，減分和復(fù)位按鈕。139。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 8 頁(yè) 共 25 頁(yè) POINTS_B1:=0000。039。 ELSE POINTS_A1:=POINTS_A1+39。 ELSE POINTS_B1:=POINTS_B1+39。 ELSE POINTS_C1:=POINTS_C1+39。 ELSE POINTS_D1:=POINTS_D1+39。 END IF。 AA1=POINTS_A1。 END PROCESS。最終勝負(fù)結(jié)果也是通過(guò)這個(gè)分?jǐn)?shù)來(lái)判別的。139。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 10 頁(yè) 共 25 頁(yè) elsif t=001 then segcs=00100000。 elsif t=011 then segcs=00001000。 elsif t=101 then segcs=00000010。 elsif t=111 then segcs=00000000。 end process。 (2)答題計(jì)時(shí)電路由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 (4)掃描顯示由 VHDL 程序?qū)崿F(xiàn)后，其仿真圖如 圖 所示 。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。 在應(yīng)用 VHDL 的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。在這里還要感謝老師，他以嚴(yán)謹(jǐn)?shù)慕虒W(xué)態(tài)度， 做研究全力以赴的精神，對(duì)我課程設(shè)計(jì)報(bào)告的寫作給予悉心指導(dǎo)，提出了許多批評(píng)建議，使個(gè)人的報(bào)告得以如期完成，在此致上最真摯的謝意。 CLR:IN STD_LOGIC。039。EVENT AND CP=39。 END IF。 USE 。 END YMQ。2 when 0011 =DOUT7=0110000。6 when 0111 =DOUT7=1111000。 END CASE。 USE 。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 18 頁(yè) 共 25 頁(yè) A1:in std_logic_vector(6 downto 0)。 ZBXS:in std_logic_vector(6 downto 0)。 輸出 7 位 seg 數(shù)據(jù)； segcs : out std_logic_vector(7 downto 0))。 用于數(shù)碼管掃描信號(hào) variable t : integer range 0 to 20200。 then t:=t+1。039。 end if。 begin if (clk_fresh39。 if t=000 then 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 19 頁(yè) 共 25 頁(yè) segcs=10000000。 elsif t=010 then segcs=00010000。 elsif t=100 then segcs=00000100。 elsif t=110 then segcs=00000001。 end if。 （ 4）主控模塊 QDJB 的 VHDL 程序： LIBRARY IEEE。 A, B, C, D: IN STD_LOGIC。 ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001。 BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。039。039。EVENT AND CLK=39。AND B=39。AND D=39。 B1=39。 D1=39。139。139。039。039。 ELSIF (A=39。AND C=39。) THEN A1=39。 C1=39。 STATES=W3。139。039。039。139。 B1=39。 D1=39。 END IF。 USE 。 QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0)。event and clk=39。039。clock=39。 end if。 THEN DA=0000。139。 ELSE DA=DA+39。 END IF。 ELSE DB=DB+39。 END IF。 BEGIN IF CLR=39。 ELSIF clock39。039。139。 END IF。 END IF。 END ARCHITECTURE ART。 ENTITY JFQ IS PORT(RST: IN STD_LOGIC。 AA1,BB1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 《基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn) 》 第 24 頁(yè) 共 25 頁(yè) BEGIN IF (clk39。039。 POINTS_D1:=0000。 IF t=2500000 then t:=0。 END IF。 END IF。 END IF。 END IF。 END IF。 CC1=POINTS_C1。