《觸發(fā)器與鎖存器》word版-預(yù)覽頁
【正文】 Flop)設(shè)有一個輸入和輸出，當(dāng)時鐘頻率由0轉(zhuǎn)為1時，如果T和Q不相同時，其輸出值會是1。這意味著數(shù)據(jù)信號先建立，時鐘信號后建立。寄存器的存儲電路是由鎖存器或觸發(fā)器構(gòu)成的，因為一個鎖存器或觸發(fā)器能存儲1位二進制數(shù)，所以由N個鎖存器或觸發(fā)器可以構(gòu)成N位寄存器。寄存器的應(yīng)用、串并轉(zhuǎn)換；：許多設(shè)備需要顯示計數(shù)器的記數(shù)值，以8421BCD碼記數(shù)，以七段顯示器顯示，如果記數(shù)速度較高，人眼則無法辨認(rèn)迅速變化的顯示字符。寄存器只有寄存數(shù)據(jù)或代碼的功能。五、總線收發(fā)器/緩沖器緩沖寄存器：又稱緩沖器緩沖器(buffer)：多用在總線上，提高驅(qū)動能力、隔離前后級，緩沖器多半有三態(tài)輸出功能。前者的作用是將外設(shè)送來的數(shù)據(jù)暫時存放，以便處理器將它取走；后者的作用是用來暫時存放處理器送往外設(shè)的數(shù)據(jù)。緩沖器主要是計算機領(lǐng)域的稱呼。鎖存器與觸發(fā)器的區(qū)別鎖存器和觸發(fā)器是具有記憶功能的二進制存貯器件，是組成各種時序邏輯電路的基本器件之一。在使能信號有效時latch相當(dāng)于通路，在使能信號無效時latch保持輸出狀態(tài)。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標(biāo)準(zhǔn)的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現(xiàn)。目前l(fā)atch只在極高端的電路中使用，如intel的P4等CPU。altera的LE是沒有l(wèi)atch的結(jié)構(gòu)的，又查了sp3和sp2e，別的不查了，手冊上說支持這種配置。latch最大的危害在于不能過濾毛刺。比如現(xiàn)在用一個clk接到latch的使能端(假設(shè)是高電平使能),這樣需要的setup時間，就是數(shù)據(jù)在時鐘的下降沿之前需要的時間，但是如果是一個DFF，那么setup時間就是在時鐘的上升沿需要的時間。在if語句和case不全很容易產(chǎn)生latch，需要注意。always(data_in)begin case(data_in) 0 : out1 = 139。 2,4,5,6,7 : out3 = 139。 endcaseend答案是代碼2在綜合時更容易產(chǎn)生latch。鎖存器電平觸發(fā)會把輸入端的毛刺帶入輸出；而觸發(fā)器由于邊沿作用可以有效抑制輸入端干擾。門電路是由晶體管構(gòu)成的，鎖存器是由門電路構(gòu)成的，而觸發(fā)器是由鎖存器構(gòu)成的。鎖存器是異步的，就是說在輸入信號改變后，輸出信號也隨之很快做出改變非?？?。觸發(fā)信號可以用電平或邊沿操作，鎖存器是觸發(fā)器的一種應(yīng)用類型。寄存器與鎖存器的區(qū)別寄存器與鎖存器的功能是提供數(shù)據(jù)寄存和鎖
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