【正文】 處于高速發(fā)展階段，每年都有新的 EDA工具問世，我國 EDA 技術(shù)的 應(yīng)用水平長期落后于發(fā)達(dá)國家，如果說用于民品的核心集成電路芯片還可以從國外買的到的話，那么軍用集成電路就必須依靠自己的力量研制開發(fā)，因?yàn)橛缅X是買不到國防現(xiàn)代化的，特別是中國作為一支穩(wěn)定世界的重要力量，更要走自主開發(fā)的道路 [5]。最初是由 美 國國防部 開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 （ 2）多種描述方式適應(yīng)層次化設(shè)計(jì)。 （ 4） VHDL 的設(shè)計(jì)不依賴于特 定的器件 ,方便了工藝的轉(zhuǎn)換。 VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言，并可進(jìn)行系統(tǒng)的早期仿真以保證設(shè)計(jì)的正確性。 （ 5） VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)， 也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 綜合算法不同，對于同樣的硬件描述，可能會(huì)得到不同的綜合結(jié)果。最常見的使電路復(fù)雜化的原因之一是設(shè)計(jì)中存在許多本不必要的類似 LATCH 的結(jié)構(gòu)。主干道每次放行 25s，支干道每次放行 15s。 外部硬件電路方面主要包括：兩組紅綠燈、兩組 LED 顯示器。 圖 31 交通信號燈系統(tǒng)結(jié)構(gòu)圖 由交通信號燈系統(tǒng)結(jié)構(gòu)圖 (見圖 31)可知，該系統(tǒng)由 4個(gè)子電路組成。因此， hld1 時(shí)鐘發(fā)生電路最主要的功能就是產(chǎn)生 一些穩(wěn)定的輸出信號，并將其用做后面幾個(gè)電路的使能控制與同步信號。 圖 33 是時(shí)鐘脈沖發(fā)生電路通過 Quartus II 軟件 仿真得到的仿真波形圖。這就使設(shè)計(jì)的靈活性增強(qiáng)了。第二句是定義一個(gè)信號，它的位數(shù)就是 (scan_bit1),因?yàn)橹?scan_bit 設(shè)定的值為 2，所以信號的位數(shù)就是 2 位。程序如下（見附錄） 圖 34是計(jì)數(shù)秒數(shù)選擇電路的元件模塊圖。 2020屆本科生畢業(yè)論文（設(shè)計(jì)） 10 圖 35 計(jì)數(shù)秒數(shù)選擇電路時(shí)序圖 由計(jì)數(shù)描述選擇電路的時(shí)序圖 (見圖 35)可以看出這段程序中定義了在正常車流量情況下，東西及南北方向紅燈、黃燈和綠燈需要維持 的秒數(shù)分別是 15s、 5s和 25s。如此循環(huán)下去，道路就會(huì)暢通無阻了。程序如下（見附錄） 圖 36是倒計(jì)時(shí)控制電路元件模塊圖。 圖 37 倒計(jì)時(shí)控制電路時(shí)序圖 這段程序是采用的就是查表的方法并且利用發(fā)光二極管進(jìn)行倒計(jì)時(shí)顯示 ,如圖 37 所示 :當(dāng)綠燈點(diǎn)亮開始計(jì)數(shù)后， load 就會(huì)將減 1后的值賦給 t_ff，之后 t_ff 又會(huì)從 case語句中 查找到相對應(yīng)的值再賦給 led 顯示所剩余的時(shí)間。但為了配合高峰時(shí)段，防止交通擁擠，有時(shí)還必須使用手動(dòng)控制，即讓交通警察自行指揮交通。 系統(tǒng)輸出信號： recount：產(chǎn)生重新計(jì)數(shù)的輸出使能控制信號； sign_state：產(chǎn)生輸出狀態(tài)信號； red：負(fù)責(zé)紅色信號燈的顯示； green：負(fù)責(zé)綠色信號燈的顯示； yellow：負(fù)責(zé)黃色信號燈的顯示。 交通燈系統(tǒng)描述 頂層系統(tǒng)的設(shè)計(jì)是把以上各個(gè)功能模塊連接起來構(gòu)成一個(gè)完整電路，頂層模塊可用VHDL 輸入法設(shè)計(jì)，也可用原理圖輸入法設(shè)計(jì)。 將時(shí)鐘脈沖發(fā)生電路、計(jì)數(shù)秒數(shù)選擇電路、倒計(jì)時(shí)控制電路、紅綠燈信號控制電路四部分放進(jìn)定義的程序包中。 2020屆本科生畢業(yè)論文（設(shè)計(jì)） 15 四 總結(jié) 本設(shè)計(jì)采用了 VHDL 硬件描述語言文本輸入方式，在確立總體預(yù)期實(shí)現(xiàn)功能 的前提下，分層次進(jìn)行設(shè)計(jì)。但由于經(jīng)驗(yàn)上的不足，有些地方還需要做進(jìn)一步地改善。 2020屆本科生畢業(yè)論文（設(shè)計(jì)） 16 參考文獻(xiàn) [1] 元紅妍，張鑫 .電子綜合設(shè)計(jì)實(shí)驗(yàn)教程 [M].山東：山東大學(xué)出版社， 2020， 21~30 [2] 楊曉慧 ,許紅梅 ,楊會(huì)玲 .電子技術(shù) EDA實(shí)踐教程 [M].北京：國防工業(yè)出版社， 2020， 46~55 [3] 楊恒 ,李愛國 ,王輝 ,王新安 .FPGA/CPLD最新實(shí)用技術(shù)指南 [M].北京：清華大學(xué)出版社， 2020， 76~82 [4] 孫芹芝 ,蘇曉鷺 .基于 EDA的交通燈控制系統(tǒng) [M].北京：清華大學(xué)出版社， 2020， 51~62 [5] 林明權(quán)等 .VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例 [M].北京：電子工業(yè)出版社， 2020,62~73 [6] 潘松 ,黃繼業(yè) .EDA技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社， 2020， 120~131 [7] 楊恒新 .自頂向下法設(shè)計(jì)交通燈控制系統(tǒng) [M].北京： 中國科學(xué)文化出版社， 2020,174~182 [8] 林濤 .基于 VHDL語言的交通信號控制器的設(shè)計(jì)與實(shí)現(xiàn) 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ieee。 clk:in std_logic。 load:out std_logic_vector(7 downto 0))。 constant greenew_time:integer:=25。 begin process(reset,clk) begin if reset=39。event and clk=39。 and recount=39。 when 010=load=conv_std_logic_vector(redsn_time,8)。 when others=load=conv_std_logic_vector(yellowsn_time,8)。 end process。 constant yellowew_time:integer:=5。 constant redsn_time:integer:=15。 constant greensn_time:integer:=25。) then t_ff=00000000。139。139。 end if。 when 3=led(24 downto 0)=1111000000000000000000000。 end case。 use 。 recount:in std_logic。 end。) then t_ff=00000000。139。139。 end if。 when 3=led(24 downto 0)=1111000000000000000000000。 when 7=led(24 downto 0)=1111111100000000000000000。 when 11=led(24 downto 0)=1111111111110000000000000。 when 15=led(24 downto 0)=1111111111111111000000000。 when 19=led(24 downto 0)=1111111111111111111100000。 when 23=led(24 downto 0)=1111111111111111111111110。 end if。 when t_ff=1 else 39。 use 。 ena_scan:in std_logic。 st_butt:in std_logic。 red:out std_logic_vector(1 downto 0)。 architecture bhv of hld4 is type sreg0_type is (rewgsn, rewysn, gewrsn, yewrsn, yewysn, yewgsn, gewysn, rewrsn)。 begin process(reset,clk,ena_scan,st_butt) variable rebn_ff:std_logic_vector(5 downto 0)。139。 elsif (clk39。139。 elsif(rebn_ff=2) then rebn_ff:=rebn_ff1。 st_transfer=39。 end if。) then state=rewgsn。 else if (clk39。139。139。 sign_state=011。 end if。139。139。 state=rewysn。 when rewysn= if (a_m=39。) then if (next_state=39。 state=gewrsn。 state=rewysn。 and ena_scan=39。) then recount=39。139。 end if。139。139。039。039。039。 state=yewrsn。 when yewrsn= if (a_m=39。) then if (next_state=39。 state=rewgsn。 state=yewrsn。 and ena_scan=39。) then recount=39。139。 end if。 sign_state=001。 end process。 flash_1hz)。 use 。 ena_1hz:out std_logic。 clk:in std_logic。 load:out std_logic_vector(7 downto 0))。 ena_1hz:in std_logic。 next_state:out std_logic)。 ena_scan:in std_logic。 st_butt:in std_logic。 red:out std_logic_vector(1 downto 0)。 end traffic。 u