【正文】 編程實(shí)際上是改變了CLB 和IOB的觸發(fā)器狀態(tài)，這樣，可以實(shí)現(xiàn)多次重復(fù)的編程由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。 當(dāng)用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所有可能結(jié)果，并把真值表(即結(jié)果)事先寫入RAM，這樣，每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。Xilinx FPGA 的常用配置模式有 5 類：主串模式、從串模式、Select MAP 模式、Desktop 配置和直接 SPI 配置。FPGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。當(dāng)外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間(Hold Time)的要求可以降低，通常默認(rèn)為0。CLB的實(shí)際數(shù)量和特性會依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)器組成。 典型的CLB結(jié)構(gòu)示意圖3．?dāng)?shù)字時(shí)鐘管理模塊(DCM) 業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管理(賽靈思公司的全部FPGA均具有這種特性)。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器(CAM)以及FIFO等常用存儲結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊RAM 的數(shù)量也是選擇芯片的一個(gè)重要因素。6． 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指 DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核 (Soft Core)。7. 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核(Hard Core)，等效于ASIC電路。通過 PowerPC?、Miroblaze、Picoblaze 等平臺，能夠開發(fā)標(biāo)準(zhǔn)的 DSP 處理器及其相關(guān)應(yīng)用，達(dá)到 SOC 的開發(fā)目的。在本次設(shè)計(jì)中我們采用系統(tǒng)的控制芯片選擇的是ALTERA公司開發(fā)的芯片EP2C5Q208C8N，該FPGA芯片有一個(gè)穩(wěn)定的可編程架構(gòu)的配置邏輯塊(CLB)，周圍是可編程輸入/輸出模塊(IOB)。并行口對應(yīng)并行通信。串行通信中，數(shù)據(jù)通常是在兩個(gè)站(如終端和微機(jī))之間進(jìn)行傳送，按照數(shù)據(jù)流的方向可分成三種基本的傳送模式，分別是單工傳送、半雙工傳送和全雙工。但是并不是并口快，由于8位通道之間的互相干擾。所以要比并口快。當(dāng)輸入端加電信號時(shí)發(fā)光器發(fā)出光線，受光器接受光線之后就產(chǎn)生光電流，從輸出端流出，從而實(shí)現(xiàn)了“電—光—電”轉(zhuǎn)換。對應(yīng)的輸出端電流在數(shù)毫安到二百毫安之間。輸出端有兩個(gè)腳和四腳輸出端作用相同，多出的一只腳是用來控制光敏器件是否受輸入端控制的。, LVDS串并轉(zhuǎn)化電路結(jié)構(gòu) 在信號接收端采用了光耦合器進(jìn)行信號隔離，光耦合器在電氣上是不連接的,因此可隔離輸入、輸出信號,起到電絕緣及抗干擾的作用；然后并行數(shù)據(jù)進(jìn)入控制芯片F(xiàn)PGA，在FPGA的控制下，并行的數(shù)據(jù)有次序的進(jìn)入LVDS進(jìn)行并串轉(zhuǎn)換；由于本設(shè)計(jì)要實(shí)現(xiàn)的是長線傳輸,要求傳輸距離達(dá)到50m以上,而差分串行信號在傳輸過程中會出現(xiàn)衰減,因此在信號發(fā)送端使用驅(qū)動器對信號進(jìn)行加強(qiáng)；最后數(shù)據(jù)由與PC機(jī)連接的RJ45接口進(jìn)入。（4）控制LED燈顯示，及配置電路的工作。通常，采用FIFO以數(shù)據(jù)緩沖的形式來作為異步時(shí)鐘域之間的隔離接口。下圖是FIFO在系統(tǒng)中的應(yīng)用。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般做法是在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動和延時(shí)。時(shí)鐘相位差和時(shí)鐘延遲嚴(yán)重影響設(shè)備的性能，在大的設(shè)備中用傳統(tǒng)的時(shí)鐘網(wǎng)絡(luò)控制時(shí)鐘相位差和時(shí)鐘延遲變得十分困難，Altera 公司高性價(jià)比FPGA：CycloneII 系列EP2C5Q208C8N每一個(gè)DLL可以驅(qū)動兩個(gè)全局時(shí)鐘，全局時(shí)鐘分布網(wǎng)絡(luò)可以根據(jù)不同的負(fù)載，將時(shí)鐘相位差最小化。還可以對時(shí)鐘信號進(jìn)行分頻，1．2．16分頻。時(shí)鐘分布網(wǎng)絡(luò)在所有內(nèi)部寄存器時(shí)鐘和CLKFB腳反饋時(shí)鐘之間布線。當(dāng)輸入時(shí)鐘和反饋時(shí)鐘邊沿在一條直線上后，DLL鎖存。典型的主模式都是加載片外非易失(斷電不丟數(shù)據(jù))性存儲器中的配置比特流，配置所需的時(shí)鐘信號(稱為CCLK)由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個(gè)配置過程。如：主串行模式、主 SPI Flash 串行模式、內(nèi)部主 SPI Flash 串行模式、主 BPI 并行模式以及主并行模式。本次設(shè)計(jì)我們采用主串模式來配置電路。 圖 EP2C5Q208C8N的外部電路配置圖 DS92LV1023串化器配置電路和連接電路DS92LV1023是可將10位并行COMS或TTL數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時(shí)鐘的串行差分?jǐn)?shù)據(jù)流的串化器。 而文中介紹的總線形低壓差分信號（BLVDS）是LVDS技術(shù)在多點(diǎn)通訊領(lǐng)域的擴(kuò)展，它要求有更大的驅(qū)動電流 （10mA） 和更好的阻抗匹配設(shè)計(jì)。： 圖 DS92LV1023內(nèi)部結(jié)構(gòu)圖其主要特性如下：內(nèi)部鎖相環(huán)可從隨機(jī)數(shù)據(jù)中重建并行時(shí)鐘；發(fā)送時(shí)鐘為40～66MHz，BLVDS總線數(shù)據(jù)傳輸速；率最高為660Mbps；發(fā)送時(shí)鐘頻率在66MHz時(shí)， 芯片組功耗小于500mW；可編程時(shí)鐘觸發(fā)沿；基于信號流的芯片管腳布局， 簡化了布線難度；具有同步模式和鎖定指示；采用28腳SSOP封裝。時(shí)鐘頻率在40～66MHzSYNC輸入2此管腳為邏輯與關(guān)系，其值為1時(shí)，芯片將連續(xù)發(fā)送同步信號DVCC輸入228數(shù)字電路電源輸入DGND輸入116數(shù)字電路地AVCC輸入1226模擬電路電源輸入AGND輸入125模擬電路地其工作狀態(tài)： DS92LV1023和DS92LV1224芯片組具有初始化、 傳輸數(shù)據(jù)、 再同步三種主動工作狀態(tài)和省電及三態(tài)兩種被動工作狀態(tài)，下面對這些工作狀態(tài)進(jìn)行逐一介紹。b. 傳輸數(shù)據(jù)串化器用TCLK來選通輸入數(shù)據(jù)，并存入10位輸入鎖存器。由于鎖相環(huán)失鎖后，時(shí)鐘會出現(xiàn)紊亂， 因此， 最后接收的5個(gè)數(shù)據(jù)可能是錯(cuò)誤的。將PWRDN置高可喚醒芯片， 這時(shí)需要重新進(jìn)行初始化工作。在本次設(shè)計(jì)中它要接收來自FPGA XC2S50E的并行數(shù)據(jù)，并在XC2S50E控制下完成并串轉(zhuǎn)換，還要把轉(zhuǎn)化的串行數(shù)據(jù)通過驅(qū)動器CLC001發(fā)送出去。核心板外部輸入5V 電源，經(jīng)過1085‐ ， 主要用于給FPGA 所有IO 口，核心板存儲器電路、串行配置器件、復(fù)位電路和LED 等供電。 圖 電源電路 是 FPGA 芯片的電源和地處理，F(xiàn)PGA ，I/O 。 所示，設(shè)計(jì)中對這些時(shí)鐘引腳處理如下：(一) CLK0 和CLK4 用作系統(tǒng)工作時(shí)鐘，直接接入50MHz 晶振；(二) 除了CLK0 和CLK4，其他時(shí)鐘引腳不用。因此，可以傳輸較遠(yuǎn)的距離，且采用雙絞線和RJ45接口作為鏈路載體，在很大程度上使的信號的質(zhì)量得到保證，并且成本低和易于實(shí)現(xiàn)。fdate輸出10位數(shù)據(jù)dinYN 圖 系統(tǒng)程序框圖 晶振倍頻功能設(shè)計(jì) 本系統(tǒng)使用的晶振為50MHZ，但要用到100MHZ時(shí)鐘頻率執(zhí)行所設(shè)計(jì)的程序，本設(shè)計(jì)使用的程序編譯軟件為Quartus Ⅱ ，可以利用此軟件進(jìn)行倍頻設(shè)計(jì)，產(chǎn)生100MHZ時(shí)鐘信號，設(shè)計(jì)的倍頻圖如下所示： 圖 晶振倍頻設(shè)計(jì) 并行轉(zhuǎn)串行程序設(shè)計(jì)本部分程序的功能為接收輸入的8位并行數(shù)據(jù)，然后轉(zhuǎn)化為10位的并行數(shù)據(jù)，發(fā)送給1023串化器。 系統(tǒng)程序仿真 系統(tǒng)程序框圖 圖 系統(tǒng)程序框圖 程序仿真圖從下圖可以看出，在剛開始的一段時(shí)間內(nèi)無并行信號輸出 圖 系統(tǒng)剛開始一段時(shí)間仿真圖從下圖可以看出一段時(shí)間后開始有信號輸出 圖 從下圖可以看出在較長時(shí)間內(nèi)信號有規(guī)律的輸出 圖 外部并行信號輸入后，經(jīng)FPGA處理和串化器DS92LV1023串化后，輸出口信號波形如圖51所示: 圖51 LVDS輸出波形圖5 總結(jié)與展望 總結(jié)通過本次遠(yuǎn)程傳輸中并行轉(zhuǎn)串行LVDS接口設(shè)計(jì)，我學(xué)會了FPGA的基礎(chǔ)理論和LVDS理論的相關(guān)知識，了解了高速數(shù)據(jù)接口的硬件電路設(shè)計(jì)和PCB制版，加深了對Verilog　HDL硬件描述語言的認(rèn)識。use 。 clk:in std_logic。 sync2:out std_logic。 den:out std_logic。 L3:out std_logic。architecture behave of bingchuan is signal f_data:std_logic_vector(7 downto 0)。139。139。039。139。139。139。 then if mode= 39。139。139。139。139。 when 4 = tclk=39。 L2=39。 else stp:=7。 sync2=39。 L3=39。 then stp:=8。 when 9 = stp:=10。 L4=39。 f_data。039。 end if。039。 elsif fosc120m39。039。139。 and clk_counter=1000 and f_clk=39。 clk_counter=0000。039。 elsif clk=39。 then f_clk=39。 end if。 (b) 分頻程序entity grst isport( fosc60m:in std_logic。 begin if fosc60m39。 grst=39。 end if。 附錄 2硬件電路圖附錄 3 PCB板圖參考文獻(xiàn)[1]于慶廣，：清華大學(xué)出版社，～98[2]齊蓉，：西北工業(yè)大學(xué)出版社， [3]江秀漢，：西安電子科技大學(xué)出版社，～74[4]魏志精，：科學(xué)出版社，[5]邱公偉，：清華大學(xué)出版社，[6]林小峰，：高等教育出版社，[7]宋德玉，：冶金工業(yè)出版社，2002[8]鄒金慧，：重慶大學(xué)出版社，～230[9]徐世許，：中國科學(xué)技術(shù)出版社，～142[10]齊亮，：西安電子科技大學(xué)出版社，～28[11]李宣達(dá)，：科學(xué)出版社，[12]陳光夢，：復(fù)旦大學(xué)出版社，[13]閻石，：高等教育出版社，～350[14]童詩白，：高等教育出版社，～450[15]王衛(wèi)東，：電子工業(yè)出版社，2010. 1～48[16]Bhasker J. Verilog HDL Synthesis A Practical primer[M]. London, UK:Star Galaxy。本論文從選題到完成，每一步都是在導(dǎo)師的指導(dǎo)下完成的，傾注了導(dǎo)師大量