【正文】 完全滿足用戶要求。例如銀河巨型機(jī)的高速互連傳輸中就采用了LVDS技術(shù)。 LVDS簡(jiǎn)介LVDS(Low Voltage Differential Signaling)是一種低振幅差分信號(hào)技術(shù)，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)，使用的信號(hào)幅度約350mV，非常低。100mVVin輸入電壓0V FPGA簡(jiǎn)介 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 本課題研究?jī)?nèi)容和安排 論文的研究目標(biāo)是設(shè)計(jì)一種高速的LVDS鏈路，采用FPGA來實(shí)現(xiàn)LVDS芯片的控制。LVDS技術(shù)的核心是采用極低的電壓擺幅高速差動(dòng)傳輸數(shù)據(jù)，可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的連接，具有低功耗、低誤碼率、低串?dāng)_和低輻射等特點(diǎn)。350mV177。1．高速傳輸能力在ANSI/TIA/EIA644定義中的LVDS標(biāo)準(zhǔn)，數(shù)據(jù)傳輸率達(dá)到了655Gbps，LVDS的恒流源模式、低擺幅輸出的工作模式?jīng)Q定著LVDS具有高速驅(qū)動(dòng)能力。4．較強(qiáng)的抗噪聲能力差分信號(hào)固有的優(yōu)點(diǎn)是噪聲以共模的方式在一對(duì)差分線上耦合出現(xiàn)，并在接收器中相減，可消除噪聲對(duì)信號(hào)的影響，LVDS具有較強(qiáng)的抗共模噪聲能力。所以，在長線傳輸中采用LVDS作為設(shè)計(jì)的傳輸信號(hào)，可以實(shí)現(xiàn)低功耗、低誤碼率、低串?dāng)_、低輻射和高速的數(shù)據(jù)傳輸，是設(shè)計(jì)所必需的。FPGA則不同，它采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個(gè)部分。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的RAM。用戶可根據(jù)不同的配置模式，采用不同的編程方式。圖 IOB內(nèi)部結(jié)構(gòu)外部輸入信號(hào)可以通過IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式 RAM 和分布式 ROM。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。Altera公司生產(chǎn)的芯片上集成了DCM和DLL，Altera公司片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇。串行傳輸有時(shí)也稱為串行通信，由于使用的傳輸線少，所以成本低，適合于遠(yuǎn)距離傳輸。串口沒有干擾，傳輸出錯(cuò)后重發(fā)一位就可以了。根據(jù)使用方法不一樣輸入端電流為幾十微安到十幾毫安。3 整體硬件電路設(shè)計(jì)控制芯片與LVDS串化器之間的并行數(shù)據(jù)傳輸速度為100 KBYTES/s～1 MBYTES/s；本系統(tǒng)與中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸速度要大于15 MBYTES/s，傳輸距離要大于50m；此外還要將驅(qū)動(dòng)器和中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸狀態(tài)通過指示燈顯示供觀察，而且要求常規(guī)測(cè)試無誤碼。 FIFO緩存設(shè)計(jì)在不同時(shí)鐘控制的時(shí)鐘域中傳遞數(shù)據(jù)時(shí)，為了避免發(fā)生亞穩(wěn)態(tài)和產(chǎn)生毛刺，應(yīng)該做好異步時(shí)鐘域之間的隔離處理。在設(shè)計(jì)中要求使用同步時(shí)序電路，同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)、抖動(dòng)提出了極高的要求。DLL可以使時(shí)鐘加倍，二倍頻或四倍頻。一個(gè)DLL的工作原理是：在輸入時(shí)鐘和反饋時(shí)鐘中插入延遲，直到兩個(gè)時(shí)鐘上升沿相同，使得他們同步。(1) 主模式在主模式下，F(xiàn)PGA上電后，自動(dòng)將配置數(shù)據(jù)從相應(yīng)的外存儲(chǔ)器讀入到SRAM中，實(shí)現(xiàn)內(nèi)部結(jié)構(gòu)映射；主模式根據(jù)比特流的位寬又可以分為：串行模式(單比特流)和并行模式(字節(jié)寬度比特流)兩大類。主串模式是Altera公司各種配置方式中最簡(jiǎn)單，也最常用的方式，基本所有的可編程芯片都支持主串模式。采用該器件組進(jìn)行數(shù)據(jù)串化時(shí)采用的是內(nèi)嵌時(shí)鐘，這樣可有效地解決由于時(shí)鐘與數(shù)據(jù)的不嚴(yán)格同步而制約高速傳輸?shù)钠款i問題。一旦鎖定成功，即可置LOCK管腳為低， 并通知串化器可以發(fā)送數(shù)據(jù)。在這種模式下， 鎖相環(huán)將停止， 輸出端口為三態(tài)， 工作電流也將降為幾個(gè)毫安。SDRAM 所示： 圖 SDRAM原理圖 電源電路電源是保證整個(gè)開發(fā)系統(tǒng)正常工作最重要的部分。 圖 程序下載接口 時(shí)鐘電路本設(shè)計(jì)采用50M 有源貼片晶體為系統(tǒng)提供運(yùn)行時(shí)鐘，時(shí)鐘部分電路電源經(jīng)過π形濾波處理，工作更加穩(wěn)定可靠。4系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)程序設(shè)計(jì) 系統(tǒng)程序框圖 開始 初始化開關(guān)閉合? 同步接收數(shù)據(jù)8位數(shù)據(jù)fdatedin=11amp。use 。 sync1:out std_logic。 L2:out std_logic。begin pwrdn=39。begin if grst=39。 L3=39。139。 else case stp is when 0= tclk=39。 sync2=39。 when 5 = stp:=6。039。139。 f_data=datain。時(shí)有效. L5=39。p2: process(grst,fosc120m)begin if grst= 39。 then if clk=39。039。 and clk_counter1000 and f_clk=39。039。 end behave。 then if t599999 then t:=t+1。end Behavioral。第 46 頁 共 47頁。 1998.[17]Liakot Ali，Roslina Sidek，Ishak Aris，Alauddin Mohd. Ali，BambangSunaryo of a micro UART for SoC application [J].In:Computers and Electrical Engineering 30 (2004) 257–268.[18]Wilfried Elmenreich,Martin Delvaio TimeTriggered Communicationwith UARTS [J]4th IEEE International Workshop onFactory Communication Systems,Vasteras,Sweden,August 2830,2002.致謝本論文是在導(dǎo)師戴老師的悉心指導(dǎo)下完成的。039。 grst:out std_logic )。139。 then f_clk=39。139。 and clk_counter1000 and f_clk=39。 then clk_counter=0000。 stp:=6。039。 else stp:=7。039。039。 stp:=2。 t:=0。139。 L4=39。 then stp:=0。 tclk_RF=39。 L4:out std_logic。 tclk:out std_logic。4use 。具體程序見附錄A（a）。 圖 時(shí)鐘電路 LED顯示電路該模塊在主控芯片的控制下在串行數(shù)據(jù)發(fā)送出去后顯示供觀察，如下圖所示： 圖 LED顯示 開關(guān)控制電路FPGA主控芯片在該開關(guān)模塊控制下接受并行數(shù)據(jù)，如下圖所示： 圖 開關(guān)控制電路 帶光耦的并行數(shù)據(jù)輸入電路在并行數(shù)據(jù)輸入電路中本設(shè)計(jì)采用具有良好的電絕緣能力和抗干擾能力光耦合器。 送給1117‐ 穩(wěn)壓，提供FPGA 的內(nèi)部核工作，以及鎖相環(huán)部分電源工作。b. 三態(tài)模式將輸出允許管腳（DEN或REN）置低可使芯片進(jìn)入三態(tài)模式。發(fā)送時(shí)從中取出數(shù)據(jù)，再加上作為內(nèi)嵌時(shí)鐘的起始位（1）和終止位（0）各一位， 然后將總共12位順序發(fā)送至串行差分端口； 解串器將接收到的串行數(shù)據(jù)轉(zhuǎn)換為12位并行數(shù)據(jù)并存入輸出鎖存器， 同時(shí)從內(nèi)嵌時(shí)鐘中重建并行時(shí)鐘， 并用此時(shí)鐘來選通輸出鎖存器及輸出數(shù)據(jù)。： 表 串化器DS92LV1023管腳功能表管腳名稱方向管腳號(hào)碼功 能DINR輸入3～12數(shù)據(jù)輸入，將數(shù)據(jù)送入到輸入鎖存器中輸入13選擇發(fā)送時(shí)鐘觸發(fā)沿，該端為高時(shí)，上升沿觸發(fā)DO+輸出22串行差分?jǐn)?shù)據(jù)輸出正端DO輸出21串行差分?jǐn)?shù)據(jù)輸出負(fù)端DEN輸入19串行輸出允許。其內(nèi)部鎖相環(huán)可以從隨機(jī)數(shù)據(jù)中重建并行時(shí)鐘；發(fā)送始終為4060MHz，BLVDS總線數(shù)據(jù)傳輸速率最高為660Mbps。圖 FPGA的主模式配置圖(2) 從模式在從模式下，F(xiàn)PGA作為從屬器件，由相應(yīng)的控制電路或微處理器提供配置所需的時(shí)序，實(shí)現(xiàn)配置數(shù)據(jù)的下載。電路直到DLL鎖存之后才開始初始化，所以兩個(gè)時(shí)鐘無區(qū)別，DLL的輸出時(shí)鐘補(bǔ)償了時(shí)鐘信號(hào)在網(wǎng)絡(luò)的分布延遲，有效的消除了源時(shí)鐘和負(fù)載之間的延遲。DLL還可以提供固定相位差的時(shí)鐘，如900、1800、2700，另外，DLL可以被用作時(shí)鐘鏡像，通過驅(qū)動(dòng)DLL芯片外的輸出，然后反饋，DLL可以降低多個(gè)設(shè)備間的時(shí)鐘相位差。本設(shè)計(jì)采用60MHz的有源晶振作為系統(tǒng)全局時(shí)鐘，時(shí)鐘模塊是為設(shè)計(jì)中的其余模塊所用到的時(shí)鐘提供支持的，它負(fù)責(zé)產(chǎn)生其它模塊所用到的時(shí)鐘。在整個(gè)通信過程中加入無效數(shù)據(jù)來避免數(shù)據(jù)流的多次字對(duì)齊，因此不能保證其輸出數(shù)據(jù)在任意時(shí)刻均為系統(tǒng)所需有效數(shù)據(jù)，即有效數(shù)據(jù)并不是按照等時(shí)間間隔輸出，通過在FPGA內(nèi)部集成FIFO作為緩存來解決數(shù)據(jù)存儲(chǔ)與處理的速度匹配問題。這樣一個(gè)過程完全可以是一個(gè)遠(yuǎn)程高速數(shù)據(jù)采集系統(tǒng)，可以完成高速的、實(shí)時(shí)的、大量的數(shù)據(jù)傳輸。因?yàn)楹芏嚯娐分型瑫r(shí)存在高壓和低壓部分，光電耦合器一般在電路中起的都是電壓隔離控制的作用，其電壓隔離值可達(dá)1000V。設(shè)計(jì)中我們采用LVDS信號(hào)的串行接口來傳輸數(shù)據(jù)，不僅具有了LVDS的各種優(yōu)點(diǎn)，還可以在雙絞線上實(shí)現(xiàn)數(shù)據(jù)無差錯(cuò)的高速傳輸，所以必須要對(duì)并行的數(shù)據(jù)先進(jìn)行并串轉(zhuǎn)換再進(jìn)行串行傳輸。串行接口的特點(diǎn)是通信線路簡(jiǎn)單，只要一對(duì)傳輸線就可以實(shí)現(xiàn)雙向通信，并可以利用電話線，從而大大降低了成本，特別適用于遠(yuǎn)距離通信，但傳送速度較慢；成本低但送速度慢。其主要特點(diǎn)是:密度高達(dá)6912個(gè)邏輯單元；有多達(dá)30萬個(gè)門陣列；成本低；4K的16位分布式RAM；系統(tǒng)最高頻率可達(dá)到200MHz。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。5． 豐富的布線資源 布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。賽靈思公司推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。 為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組(bank)，每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有一種VCCO，但不同bank的VCCO可以不同。FPGA芯片結(jié)構(gòu)目前主流的FPGA是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能(如RAM、時(shí)鐘管理和DSP)的硬核(ASIC型)模塊。 加電時(shí)，F(xiàn)PGA 芯片將 EPRO