電子課程設(shè)計報告——基于fpga的vga游戲設(shè)計-預(yù)覽頁
【正文】 電子 課程設(shè)計報告 － 基于 FPGA 及 VGA 的游戲 Flappy Ball 設(shè)計 姓名 ： 學(xué)號 ： 班級 ： 聯(lián)系方式 ： 同組 人： 指導(dǎo) 老師 ： 簽名 ： 2020/3/17 2 摘要 伴隨著嵌入式系統(tǒng)的迅速發(fā)展， VGA(視頻圖形陣列 )作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用， PS/2 接口也廣泛的應(yīng)用于鼠標(biāo)和鍵盤。本游戲 采用 Verilog HDL 語言編寫，在QuartusII 軟件 環(huán)境下仿真及運行， 通過 軟件及 FPGA 結(jié)合將 VGA 顯示的結(jié)果送到顯示器顯示 ，同時 運用 PS/2 接口 實現(xiàn) 鼠標(biāo)控制游戲。 同時 外接顯示器顯示ＶＧＡ數(shù)據(jù)， 還運用 了ＰＳ２鼠標(biāo) 左鍵單擊 功能 ， 并且具備揚聲器發(fā)聲 功能。 VGA 在任何時刻都必須工作在某一顯示模式之下，其顯示模式分為字符顯示模式和圖形顯示模式。VGA 擴展圖形模式。 常見的彩色顯示器一般都是 CRT(陰極射線管 )構(gòu)成，其引出線共含 5 個信號 :R,G,B(3基色信號 ),HS(行同步信號 ),VS(場同步信號 ).由 R,G,B3種基色可以組合出任意所要的顏色 .在實驗的驗證階段可以僅利用 R,G,B3 種基色的一元化值 (0 和 1)的不同組合來驗證設(shè)計的正確性。 LCD 顯示器雖然顯示原理與 CRT 不同，但是控制方式和控制信號卻是相同的，所以針對 CRT 設(shè)計的控制器也可以應(yīng)用到 LCD 顯小器中。光柵掃描的路徑通常為 :從上到下掃過每一行，在每一行中從左到右地進(jìn)行掃描。對于普通的 VGA 顯示器，其引出線共含 5個信號 :G,R,B(3 基色信號 ),HS(行同步信號 )， VS(場同步信號 )。從設(shè)計流程上，嚴(yán)格按照VGA行場的時序進(jìn)行計數(shù)。b1。 if(H_Cont==H_FRONT+H_SYNC1) // Sync pulse end oVGA_HS = 139。 end else begin // if(V_ContV_TOTAL) if(V_ContV_TOTAL1) V_Cont = V_Cont+139。b0。通信的兩端通過 CLOCK(時鐘腳 )同步，并通過國 DATA(數(shù)據(jù)腳 )交換數(shù)據(jù)。推薦值在15kHz 左右，也就是說， CLOCK 高、低電平的持續(xù)時 間都為 40us。對于 PS/2設(shè)備，一般來說從時鐘脈沖的上升沿到一個數(shù)據(jù)轉(zhuǎn)變的時間至少要有 5us；數(shù)據(jù)變化到下降沿的時間至少要有 5us，并且不大于25us，這個時序非常重要應(yīng)該嚴(yán)格遵循。在主機釋放抑制后，設(shè)備至少應(yīng)該在發(fā)送任何數(shù)據(jù)前等 50us。 當(dāng)設(shè)備檢測到這個狀態(tài) ， 它將開始產(chǎn)生時鐘信號 ， 并且時鐘脈沖標(biāo)記下輸入八個數(shù)據(jù)位和一個停止位 。主機也可以再第 11個時鐘脈沖應(yīng)答位前中止一次傳送，只要下拉時鐘線至11 少 100us[8]。 Byte2和 Byte3分別表示 X軸和 Y軸方向的位移計數(shù)器，是一個 9位二進(jìn)制的補碼整數(shù)。如果超過了范圍，響應(yīng)的溢出位就被設(shè)置，并且在復(fù)位前計數(shù)器不會增減。 因此， 這種數(shù)據(jù)包由帶滾輪的三鍵三維鼠標(biāo)產(chǎn)生。原理圖如圖所示。 圖 21 M1狀態(tài)機 圖 22 M2狀態(tài)機 M2狀態(tài)機的功能為初始化 PS2鼠標(biāo)，接收 PS2鼠標(biāo)數(shù)據(jù)包。否則進(jìn)入 m2_await_response狀態(tài)接收應(yīng)答字，接收完成進(jìn)入 m2_verify數(shù)據(jù)校驗，然后進(jìn)入 m2_use狀態(tài)，鎖存輸出數(shù)據(jù)，并進(jìn)入 m2_wait狀態(tài)，等待接收數(shù)據(jù)，當(dāng)檢測到時鐘下降沿后進(jìn)入 m2_gather狀態(tài)，進(jìn)行接收鼠標(biāo)數(shù)據(jù)包，接收完成進(jìn)入 m2_verify狀態(tài)， 這 便形成了數(shù)據(jù)接收循環(huán)。 inout ps2_clk。 //PS/2 數(shù)據(jù)方向控制，高電平為輸出，低電平為輸入 output left_button。 15 output [9:0] Y。 reg middle_button_r。 reg ps2_clk_out_r。 reg [9:0] X。 //用于延時緩沖，防止毛刺干擾 wire packet_good。 //PS/2 時鐘線 ,輸出口 wire ps2_data_out。 //移位寄存器 reg [2:0] m1_state。 reg [5:0] bit_count。 //同步后的 PS2 時鐘 reg ps2_data_in_r。 //PS2 時鐘下降沿標(biāo)志 由狀態(tài)機 M1產(chǎn)生輸出 //計時器參數(shù) //當(dāng)系統(tǒng)時鐘改變時要得新計算參數(shù)值 //參數(shù)值要求： //WATCHDOG_TIMER_VALUE： 大于 100uS 小于 15mS //TIMER_5US_VALUE: 1uS到 20uS都行 parameter WATCHDOG_TIMER_VALUE = 20200。 // 5uS計時器所需計數(shù)器位數(shù) //狀態(tài)機 M1參數(shù)表 parameter m1_clk_h = 339。b010, m1_rising_edge = 339。b0000, m2_wait = 439。b0110, m2_hold_clk_l = 439。b1100, m2_data_high_2 = 439。b1010。 總之 ， 回顧 整個課設(shè)過程，獲益匪淺。 [5] 張文愛 , 張博 , 程永強 . 基于 FPGA 的高分辨率 VGA 顯示控制器的設(shè)計 , 現(xiàn)代顯示 , 2020, 9.
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