【正文】 記錄在寄存器中的數(shù)據(jù)分別輸入到譯碼器中從而反別在數(shù)碼管中顯示記錄的時(shí)間。 數(shù)字秒表的具體設(shè)計(jì)方案 本方案為了實(shí)現(xiàn)設(shè)計(jì)要求主要包含了計(jì)數(shù)模塊（JSMK），記憶模塊（JYMK），選擇輸出模塊(XZSCMK)，譯碼模塊（YMMK），時(shí)鐘產(chǎn)生模塊，顯示模塊，以及控制各模塊的控制電路。 計(jì)數(shù)模塊(1)模塊組成 計(jì)數(shù)模塊是由6個(gè)十進(jìn)制計(jì)數(shù)器（CNT10）和2個(gè)6進(jìn)制計(jì)數(shù)器（CNT6）組成，每個(gè)計(jì)數(shù)器有6個(gè)端口，它們分別是時(shí)鐘端（CLK）、清零端（CLR），進(jìn)位輸出端（CARRY_OUT）,使能端（ENA）,數(shù)據(jù)輸出端（CQ[3..0]）。使能端：用來控制計(jì)數(shù)器的工作狀態(tài)，為高、低電平有效，高電平時(shí)計(jì)數(shù)器處于工作狀態(tài)，高電平時(shí)計(jì)數(shù)器停止工作。 記憶模塊(1)模塊組成 記憶模塊主要有8個(gè)32位的寄存器及相關(guān)的控制電路組成，每個(gè)寄存器有使能端（EN），清零端（CLR），數(shù)據(jù)輸入端（D[31..0]）,數(shù)據(jù)輸出端（Q[31..0]）組成，控制電路有一個(gè)8進(jìn)制計(jì)數(shù)器（CNT8）以及一個(gè)3—8線的譯碼器（DECODER38）組成。 選擇輸出模塊選擇輸出模塊主要是一個(gè)8選1的選擇器。（2）選擇輸出模塊的原理圖如下圖 選擇輸出模塊工作原理圖（3）工作原理 8選1選擇器的作用是用來將記憶模塊記錄的數(shù)據(jù)選擇輸出，根據(jù)地址輸入端的地址，輸出相應(yīng)數(shù)據(jù)輸入端的數(shù)據(jù)。 譯碼模塊（1）模塊的組成 模塊有8個(gè)譯碼器（HC4511）組成，它由數(shù)據(jù)輸入端（DIN[6..0]）,數(shù)據(jù)輸出端（DOUT[3..0]）組成。（3）數(shù)字秒表的使用方法 首先由弄清楚各功能按鍵的作用，以及在使用時(shí)個(gè)按鍵的使用先后順序。 停止鍵：停止鍵的作用就是控制數(shù)字秒表的工作狀態(tài)，按下停止鍵，計(jì)數(shù)器停止計(jì)數(shù)，再按一次停止鍵，計(jì)數(shù)器在原來計(jì)數(shù)的基礎(chǔ)上繼續(xù)計(jì)數(shù)。當(dāng)JISHU鍵沒有被按下，判斷SELECT1的狀況，若按下就輸出下一道被記錄的數(shù)據(jù)，若SELECT1沒有被按下，則保持當(dāng)前輸出值不變。（2）記憶模塊的程序流程圖如下圖：JYMKCLR=1D0～D7=0 ,i=0JISHU鍵是否按下i=i+1記憶模塊程序流程圖D0～D7保持不變Qi=DiYNNY（3）程序流程圖的分析 記憶模塊設(shè)置了清零端，它的優(yōu)先級(jí)別最高，當(dāng)CLR=1時(shí)，記憶模塊的輸出全為0，同時(shí)i也置零，當(dāng)CLR不等于0時(shí)，判斷JISHU鍵是否被按下，就將第i道數(shù)據(jù)記錄下來。在CLR端不為0的前提下，判斷SELRCE1是否被按下，若被按下，則i的值加一，再將Di的值賦個(gè)Y，再判斷CLR及SELECT1的狀態(tài)，將下一路數(shù)據(jù)選擇輸出，這樣就可以講數(shù)字秒表記錄下來的各道數(shù)據(jù)依次在數(shù)碼管上顯示出來。②、從T’觸發(fā)器的波形來看，當(dāng)清零端為零時(shí)，觸發(fā)器輸出為0，當(dāng)清零端為1的時(shí)候，時(shí)鐘脈沖上升沿來時(shí)，觸發(fā)器的狀態(tài)發(fā)生改變。（二）、記憶模塊的波形仿真機(jī)分析 記憶模塊子程序REG3CNTDECODER38的仿真波形如下圖所示：REG32的仿真波形圖DECODER38的仿真波形圖CNT8的仿真波形圖波形分析：①、從REG32的波形來看，當(dāng)EN=1時(shí)，將輸出數(shù)據(jù)保存下來，當(dāng)EN=0時(shí)寄存器保持原來的數(shù)據(jù)部變。③、從CNT8的仿真波形來看，當(dāng)CLR=1時(shí)，計(jì)數(shù)器清零，當(dāng)CLR=0時(shí)，計(jì)數(shù)器正常工作。（三）、選擇輸出模塊的波形仿真及分析選擇輸出模塊子程序SELECCT8_1的仿真波形如下圖：SELECT8_1的仿真波形圖波形分析：當(dāng)?shù)刂份斎攵薃R為不同的地址時(shí)，Y端分別輸出D0至D7的數(shù)據(jù)，實(shí)現(xiàn)了選擇輸出的功能。符合共陰極7端顯示數(shù)碼管譯碼的要求。 HXMK的仿真波形圖波形分析：從HXMK的波形來看，當(dāng)CLR=1，是輸出置零，當(dāng)CLR不為0時(shí)，當(dāng)JISHU鍵依次按下的時(shí)候,就將所記錄的時(shí)間數(shù)據(jù)記錄下了，該模塊把計(jì)數(shù)模塊和記憶模塊連接在一起，從而實(shí)現(xiàn)記憶模塊將計(jì)數(shù)模塊的記錄的數(shù)據(jù)保存下來。波形分析：當(dāng)CLR=1時(shí)，數(shù)字秒表清零，開始計(jì)數(shù)，連續(xù)按下JISHU鍵，依次記錄8道數(shù)據(jù)，然后按下停止鍵，停止計(jì)數(shù)，連續(xù)按下SELECT1鍵，就可以依次輸出各道數(shù)據(jù)的字形碼，從而在數(shù)碼管上依次顯示各道時(shí)間。把系統(tǒng)設(shè)計(jì)輸入到EDA軟件，可以用圖形輸入，硬件描述語言或者二者的混合輸入。在軟件設(shè)計(jì)和軟件仿真完成后，再通過EDA實(shí)驗(yàn)箱進(jìn)行硬件仿真，再次驗(yàn)證系統(tǒng)的正確性。USE 。 ENA: IN STD_LOGIC。ARCHITECTURE ART OF CNT10 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF CLK39。039。 ELSE CQI=CQI+39。 END IF。CQ=CQI。USE 。 CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINPROCESS(CLK, CLR, ENA)BEGIN IF CLR=39。EVENT AND CLK=39。 THEN IF CQI=0101 THEN CQI=0000。139。 END IF。END ART。ENTITY CNT8 IS PORT (CLK: IN STD_LOGIC。ARCHITECTURE ART OF CNT8 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF CLK39。 ELSE CQI=CQI+39。END PROCESS。use 。 q:out std_logic_vector(31 downto 0)。139。) then Q=d。SELECR8_1源程序library ieee。 ar:in std_logic_vector(3 downto 0)。signal a : std_logic_vector(3 downto 0)。when 0010=y=d2。when 0110=y=d6。end process。use 。architecture art of hc4511 issignal sd:std_logic_vector(3 downto 0)。when0010=dout=1011011。when0110=dout=1111100。when others=dout=0000000。FANGXIANGQI的源程序library ieee。 t: out std_logic)。139。event and clk=39。end process。use 。architecture art of DECODER38 is siganl indata: std_logic_vector(3 downto 0)。 when 0010= Y=00000100。 when 0110= Y=01000000。 end process。use 。end entity jymk。 ponent reg32 port(d:in std_logic_vector(31 downto 0)。end ponent。end ponent。u1:reg32 port map(d=d1,q=q1,en=p(1),clr=clr)。u5:reg32 port map(d=d5,q=q5,en=p(5),clr=clr)。u9:t8 port map(cq=z(3 downto 0),clr=clr,clk=jishu)。use 。architecture art of jsmk isponent t10 port (。 cq: out std_logic_vector(3 downto 0)。 clr: in std_logic。end ponent。signal carry1,carry2,carry3,carry4,carry5,carry6,carry7:std_logic。U2:t10 port map(clk=carry2,clr=clr,carry_out=carry3,ena=t1,cq=y(11 downto 8))。U6:t10 port map(clk=carry6,clr=clr,carry_out=carry7,ena=t1,cq=y(27 downto 24))。XZSCMK源程序library ieee。 select1,clr:in std_logic。 y:out std_logic_vector(31 downto 0)。ponent t8 port (clk: in std logic。signal k:std_logic_vector(3 downto 0)。HXMK源程序library ieee。 clk,clr,jishu,stop:in std_logic)。end ponent。end ponent。end art。entity dcmk is port(clk,clr,stop,select1,jishu:in std_logic。 clk,clr,jishu,stop:in std_logic)。y:out std_logic_vector(31 downto 0))。u1:xzscmkvhd port map(d0=g1,d1=g2,d2=g3,d3=g4,d4=g5,d5=g6,d6=g7,d7=g8,select1=select1,clr=clr,y=y)。use 。architecture art of yimamk isponent hc4511 port( din :in std_logic_vector(3 downto 0)。u1:hc4511 port map(din=din(7 downto 4),dout=dout2)。u5:hc4511 port map(din=din(23 downto 20),dout=dout6)。頂層模塊SHUZIMIAOBIAO的源程序library ieee。 output1,output2 ,output3,output4,output5,output6,output7,output8: out std_logic_vector(6 downto 0))。end ponent。signal data1 :std_logic_vector(31 downto 0 )。39