【正文】 述語言，可編程邏輯器件（PLD）使得EDA技術(shù)的應用走向普及。同時減少了設計芯片的數(shù)量、縮小了體積、降低了功耗、提高了設計的靈活性、可靠性和可擴展性。11 7 4第二章 八路彩燈控制系統(tǒng)的實現(xiàn) 1第一章 緒論 3 EDA技術(shù)特征 5 6第三章 模塊設計及其功能7 11結(jié)束語 12致謝 13參考文獻 EDA技術(shù)的應用引起電子產(chǎn)品及系統(tǒng)開發(fā)的革命性變革 , 現(xiàn)介紹以VHDL為基礎的八路彩燈控制系統(tǒng)。在quartusII環(huán)境下采用VHDL語言實現(xiàn)，論述了基于VHDL語言和CPLD芯片的數(shù)字系統(tǒng)設計思想和實現(xiàn)過程。 關(guān)鍵詞: VHDL。 LCD。用VHDL 語言進行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設計,是電子電路設計方法上的一次革命性變革。 (4) VHDL 語言標準、規(guī)范、移植性強。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用的。仿真通過，即可下載到指定的CPLD芯片里面，并進行實際連線，進行最后的硬件測試。 EDA代表了當今電子設計技術(shù)的最新發(fā)展方向,其基本特征是設計人員以計算機為工具,按照自頂向下的設計方法,對整個系統(tǒng)進行方案設計和功能劃分,由硬件描述語言完成系統(tǒng)行為級設計,利用先進的開發(fā)工具自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線（PAR，Place And Route）、仿真及特定目標芯片的適配編譯和編程下載,這被稱為數(shù)字邏輯電路的高層次設計方法。EDA技術(shù)就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。下面就以一個八路彩燈控制系統(tǒng)的實現(xiàn)為例進行簡單說明。應充分利用DL “自頂向下” 的設計優(yōu)點以及層次化的設計概念對于設計復雜的數(shù)字系統(tǒng)是非常有用，它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復雜的系統(tǒng) 。 （圖2）多路彩燈控制器可由兩個主要的電路模塊組成：時序控制電路模塊和顯示控制電路模塊。第三章 模塊設計及其功能本次設計分為兩個子模塊 , 時序控制電路SXKZ和顯示控制電路XSKZ，其子模塊及其功能如下:（1） 時序控制電路在quartusII環(huán)境下采用VHDL的文本輸入法設計時序控制電路，將設計好的程序進行例化封裝，得到的時序控制電路的模塊框圖如圖3所示：（圖3）其中CLK為輸入時鐘信號，電路在時鐘上升沿發(fā)生變化。CLKOUT和CLK_SPK為輸出信號，當CLR信號有效時CLKOUT和CLK_SPK輸出為0，否則，CLKOUT和CLK_SPK的周期隨CHISE_KEY信號的改變而改變。我們對各種狀態(tài)所對應的彩燈輸出花型定義如下：S1：01010101S2：10101010S3：11110000S4：00001111S5：11001100S6：00110011各種花型的轉(zhuǎn)換可以用狀態(tài)機來實現(xiàn)。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復雜的系統(tǒng)。當sup為高電平時為暫停狀態(tài)。開始時選擇模式為模式六，有效鍵位依次為鍵鍵鍵8。結(jié)束語：兩周的時間雖然很短暫，但從中獲益匪淺，首先對EDA數(shù)字電路這門課程有了更深的了解，無形中便加深了對EDA的了解及運用能力。但在波形仿真時，遇到了一點困難,在設定輸入信號后，想要的結(jié)果不能在波形上得到正確的顯示，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因為輸入的時鐘信號對于器件的延遲時間來說太短了。其次，在連接各個模塊的時候一定要注意各個輸入、輸出引腳的線寬，因為每個線寬是不一樣的，只要讓各個線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點小的誤差就會導致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當前電路所適合的器件，編譯才能得到完滿成功。同時，對未來有了更多的信心。由于本人水平有限,加之時間倉促,設計中疏漏和錯誤之處在所難免,希望老師給予諒解，同時也希望老師加以批評和指正，使我在以后的學習和工作中取得更大的成績。ENTITY SXKZ IS PORT( CHOSE_KEY : IN STD_LOGIC。 CLK_SPK : OUT STD_LOGIC。 SIGNAL SP : STD_LOGIC。 THEN CK=39。039。) THEN IF (CHOSE_KEY=39。 SP=39。039。 SP=39。 SP=39。 END IF。 CLKOUT=CK。USE 。 SPK : OUT STD_LOGIC。 SIGNAL STATE: STATES。 THEN STATE=S0。139。 WHEN S2 = STATE=S3。 WHEN S4 = STATE=S5。 WHEN S6 = STATE=S1。 END PROCESS。 END IF。 18