eda技術(shù)與vhdl期末考試試卷-預(yù)覽頁
【正文】 的是__C__。 5． VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述___________。B①流水線設(shè)計 ②資源共享 ③邏輯優(yōu)化 ④串行化 ⑤寄存器配平 ⑥關(guān)鍵路徑法A. ①③⑤ B. ②③④C. ②⑤⑥ D. ①④⑥8． 下列標(biāo)識符中，__________是不合法的標(biāo)識符。 8位分頻器程序設(shè)計USE 。FOUT : OUT STD_LOGIC )。BEGINIF CLK’EVENT AND CLK = ‘1’ THENIF CNT8 = 11111111 THEN CNT8 := D。 否則繼續(xù)作加1計數(shù)FULL = 39。END PROCESS P_REG。139。 THEN FOUT = 39。END IF。四、VHDL程序改錯：（10分）01 LIBRARY IEEE 。06 CLK : IN STD_LOGIC。11 BEGIN 12 CNT:PROCESS(CLR,CLK)13 BEGIN 14 IF CLR = 39。EVENT AND CLK = 39。 19 END PROCESS。26 WHEN 0011 = LED7S = 1001111 。30 WHEN 0111 = LED7S = 0000111 。039。36 END one?！?a) 用if語句。Use 。End mymux。Else cout = not bin。Architecture two of mymux isBeginProcess (sel, ain, bin)BeginCase sel iswhen “00” = cout = ain and bin。End case。End three。Qout : out std_logic)。Process (clk)BeginIf clk’event and clk = ‘1’ thenTa = A。Process (clk, tc)BeginIf clk = ‘1’ thenQout = c。
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