數(shù)字時(shí)鐘設(shè)計(jì)報(bào)告-預(yù)覽頁(yè)
【正文】 分實(shí)體 4 PORT(CLKM,SET,RESET,MINH:IN STD_LOGIC。 驅(qū)動(dòng)時(shí)計(jì)時(shí)信 END。 ELSIF SET=39。THEN MIN=SET1。THEN IF MIN=01011001THEN MIN=00000000。 MIN(3 DOWNTO 0)=0000。 END IF。 圖 5 時(shí)模塊 5 圖 6 LIBRARY IEEE。 ENTITY HOUR1 IS 時(shí)實(shí)體 PORT(CLKH,SET,RESET,MINH:IN STD_LOGIC。 ARCHITECTURE A OF HOUR1 IS 時(shí)結(jié)構(gòu)體體 BEGIN PROCESS(CLKH,RESET,SET,MINH) BEGIN IF RESET=39。139。 ELSIF CLKH39。 清零 ELSIF HOUR(3 DOWNTO 0)=1001 THEN 進(jìn)位 HOUR(7 DOWNTO 4)=HOUR(7 DOWNTO 4)+1。 END IF。 USE 。 SEC,MIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。039。 END IF。 項(xiàng)目原理：實(shí)驗(yàn)中時(shí)鐘脈沖為 CLK 和 CLK1， CLK=1Hz，對(duì)秒進(jìn)行計(jì)數(shù)，當(dāng)秒計(jì)數(shù)為 60 時(shí)，產(chǎn)生脈沖控制分，當(dāng)分計(jì)數(shù)為 60 時(shí)對(duì)，產(chǎn)生脈沖控制時(shí)，當(dāng)時(shí)計(jì)數(shù)為 23，分為 59，秒為 50 時(shí)，下一脈沖來(lái) 9 臨時(shí)則重新計(jì)時(shí)恢復(fù)為 000000，并且報(bào)時(shí)，時(shí)間為兩秒，報(bào)時(shí)頻率由 CLK1 控制。 七、結(jié)論 在本次課程設(shè)計(jì)中，通過自己的努力初步完成了數(shù)字時(shí)鐘設(shè)計(jì)的基本功能，在提交課程設(shè)計(jì)時(shí)，與老師的探討讓我茅塞頓開，比如在按鍵調(diào)整時(shí)，分時(shí)間時(shí)， 應(yīng)該控制調(diào)整數(shù)字的范圍，調(diào)整分鐘范圍為0 到 59，調(diào)整時(shí)范圍為 0到 23；在整點(diǎn)報(bào)時(shí)方面也可以更一步優(yōu)化，實(shí)現(xiàn)幾點(diǎn)響幾次的方式。通過模擬可快速地反映出所設(shè)計(jì)電路的性能。更重要的是一種思想， 大 問提可以轉(zhuǎn)換成小問題解決。在今后，需要不斷的學(xué)習(xí)。 九、 參考文獻(xiàn)目錄 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 —— Verilog HDL 版【 M】 .5 版。 USE 。 SEC,MIN,HOUR:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENSEC:OUT STD_LOGIC)。 MIN:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。 SET1: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 MIN,SEC: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 秒分、分時(shí)、時(shí)之間的連接信號(hào) SIGNAL ENA:STD_LOGIC_VECTOR(7 DOWNTO 0)。 u4:ALARM1 PORT MAP(RESET=RESET,MIN=MIN,SEC=SEC,CLK1=CLK1,ALARM=ALARM)。 USE 。 ENSEC:OUT STD_LOGIC)。THEN SEC=00000000。THEN IF SEC=01011001THEN SEC=00000000。 SEC(3 DOWNTO 0)=0000。 END IF。 分模塊 LIBRARY IEEE。 ENTITY MINUTE IS 分實(shí)體 PORT(CLKM,SET,RESET,MINH:IN STD_LOGIC。 驅(qū)動(dòng)時(shí)計(jì)時(shí)信 END。 ELSIF SET=39。THEN MIN=SET1。THEN IF MIN=01011001THEN MIN=00000000。 MIN(3 DOWNTO 0)=0000。 END IF。 時(shí)模塊 LIBRARY IEEE。 ENTITY HOUR1 IS 時(shí)實(shí)體 PORT(CLKH,SET,RESET,MINH:IN STD_LOGIC。 ARCHITECTURE A OF HOUR1 IS 時(shí)結(jié)構(gòu)體體 BEGIN PROCESS(CLKH,RESET,SET,MINH) BEGIN IF RESET=39。139。 ELSIF CLKH39。 清零 ELSIF HOUR(3 DOWNTO 0)=1001 THEN 進(jìn)位 HOUR(7 DOWNTO 4)=HOUR(7 DOWNTO 4)+1。 END IF。 14 USE 。 SEC,MIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。039。 END
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