2進(jìn)制-10進(jìn)制(bcd碼)數(shù)碼轉(zhuǎn)換器設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 拓展訓(xùn)練》課程設(shè)計(jì)說明書 2 2 進(jìn)制 10進(jìn)制（ BCD 碼）數(shù)碼轉(zhuǎn)換器設(shè)計(jì) 1 原理分析 BCD 碼這種編碼形式利用了四個(gè)位元來儲(chǔ)存一個(gè)十進(jìn)制的數(shù)碼，使二進(jìn)制和十進(jìn)制之間的轉(zhuǎn)換得以快捷的進(jìn)行。是一種二進(jìn)制的數(shù)字編碼形式，用 二進(jìn)制編碼的十進(jìn)制 代碼。用 4 位二進(jìn)制數(shù)來表示 1 位 十進(jìn)制數(shù) 中的 0~9 這 10 個(gè)數(shù)碼。 關(guān)鍵詞： 二 十進(jìn)制轉(zhuǎn)換器， BCD 碼， quartus， VHDL。此外，對(duì)于其他需要高精確度的計(jì)算， BCD 編碼亦很常用。 entity bin2bcd is port(din:in std_logic_vector(7 downto 0)。 when00000001=bcd=000000000001。 when00000101=bcd=000000000101。 when00001001=bcd=000000001001。 。 。 。 when11111011=bcd=001001010001。 when11111111=bcd=001001010101。 end process。 use 。 architecture fun of bcd is begin process (din) is begin case din is when000000000000=y0=0000。y1=0000。y2=0000。 when000000000100=y0=0100。y1=0000。y2=0000。 din[ 11. .0] y 0[ 3. .0]y 1[ 3. .0]y 2[ 3. .0]bc dins t武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 7 when000000001000=y0=1000。y1=0000。 。 when001001000111=y0=0111。y1=0100。y2=0010。 when001001010001=y0=0001。y1=0101。y2=0010。 when001001010101=y0=0101。y1=0000。 end process。 use ieee 。 sel: out std_logic _ vector(2 downto 0))。 process(clk2) begin if clk 239。 else count=count+1。 when 001=daout=y1。 輸出到 數(shù)碼管 原理圖如圖 34 所示： 圖 34 輸出到二極管原理圖 具體程序語(yǔ)言如下： library ieee。 A:OUT std_logic。 E:OUT std_logic。 AO U T P U TBO U T P U TCO U T P U TDO U T P U TEO U T P U TFO U T P U TGO U T P U TN U M [ 3. . 0] ABCDEFGDPD EL EDins t 3武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 10 END DELED。 C=led(4)。 G=led(0)。—— 把每一位輸出用二極管顯示 END fun。 ENTITY decode3_8 IS PORT(SEL:IN std_logic_vector(2 downto 0)。 END a。 本次課程設(shè)計(jì) 主要用到了 quartus 這個(gè)軟件，以前基本上沒有接觸過這個(gè)軟件，所以剛開始用的時(shí)候發(fā)現(xiàn)簡(jiǎn)直就是一個(gè)全新的東西，后來查閱了各種參考書，在網(wǎng)上也是查閱了各種資料 然后才對(duì) quartus 有了初步的認(rèn)識(shí)，但是用起來還是手生的很，但是我知道這也沒辦法，其實(shí)也是對(duì)我自己接受新事物的一種鍛煉，當(dāng)我不停的使用這個(gè)軟件時(shí)，才越來越發(fā)現(xiàn)這個(gè)軟件的強(qiáng)大之處，不僅僅能通過編程實(shí)現(xiàn)各種功能，還有各種芯片可供仿真時(shí)使用，對(duì)一些芯片進(jìn)行編程就可以實(shí)現(xiàn)其功能，然后進(jìn)行仿真，就可以看到實(shí)際的效果，如果不行可以進(jìn)行調(diào)試，然后再仿真直到成功為止，這樣變可以節(jié)省成本，對(duì)實(shí)際的設(shè)計(jì)制作起著參考作用，如果實(shí)際制作東西的時(shí)候發(fā)現(xiàn)有錯(cuò)誤整個(gè)電路就都浪費(fèi)了，這樣會(huì)對(duì)資源造成大量的浪費(fèi)，而有了 quartus 這個(gè)軟件就可以避免這個(gè)問題， 把一些實(shí)驗(yàn)性的東西在電腦端實(shí)現(xiàn)，直到實(shí)驗(yàn)成功才去實(shí)際操作，節(jié)約成本的同時(shí)也節(jié)約了時(shí)間，總得來說， quartus對(duì)我們電路的實(shí)際設(shè)計(jì)和生產(chǎn)提供了很大的幫助，以后我要盡量多利用這個(gè)軟件，爭(zhēng)取熟練掌握它，為以后的工作提供便利。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計(jì)說明書 15 參考文獻(xiàn) [1]伍時(shí)和 .《數(shù)字電子技術(shù)基礎(chǔ)》 .清華大學(xué)出版社 .2020 [2]譚會(huì)生、張昌凡 .《 EDA 技術(shù)及應(yīng)用》 .西安電子科技大學(xué)出版社 .2020 [3]康華光 .《電子技術(shù)基礎(chǔ)數(shù)字部分》 .高等教育出版社 .2020 [4]王冠、黃熙 .《 verilogHDL 與數(shù)字電路設(shè)計(jì)》 .機(jī)械工業(yè)出版社 .2020 [5]張睿、趙艷華 .《基于 quartus 的 FPGA/CPLD 的設(shè)計(jì)與應(yīng)用》 .電子工業(yè)出版社 .2020
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