【正文】 程度日益加深等。城市交通是城市經(jīng)濟(jì)生活的命脈，是 衡量一個(gè)城市文明進(jìn)步的標(biāo)志，對(duì)于城市經(jīng)濟(jì)的發(fā)展和人民生活水平的提高起著十分重要的作用。所以，改變和完善我國(guó)現(xiàn)有的交通系統(tǒng)已成為當(dāng)務(wù)之急。 目前國(guó)內(nèi)己有一些自主開發(fā)的城市交通控制系統(tǒng)，如公安部交通科學(xué)研究所研制開發(fā)的 HTUTCS 系統(tǒng)，但它在整體性能上比國(guó)外同類系統(tǒng)仍有較大差距，只在一些中小城市得到一些應(yīng)用。但在現(xiàn)實(shí)應(yīng)用中，這種固定周期的交通信號(hào)燈的周期只在一天交通流量變化不大的路口可以得到較理想的效果，而交通流量呈周期變化的路口則無(wú)法兩者兼顧，其只能使某個(gè)時(shí)段達(dá)到較好的效果，在另外一個(gè)時(shí)刻則需要人工 干預(yù)，不然可能產(chǎn)生交通堵塞。 EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，它能自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中， EDA 技術(shù)的含量正以驚人的速度上升 。 EDA( Electronic Design Automation，電子系統(tǒng)設(shè)計(jì)自動(dòng)化 )技術(shù)是 20 世紀(jì) 90年代初從 CAD(計(jì)算機(jī)輔助設(shè)計(jì) )、 CAM(計(jì)算機(jī)輔助制造 ),CAT(計(jì)算機(jī)輔助測(cè)試 )和 CAE(計(jì)算機(jī)輔助工程 )的概念發(fā)展而來(lái)的。可見 ， 利 用 EDA 技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有 4 以下幾個(gè)特點(diǎn) : (1)用軟件的方式設(shè)計(jì)硬件 。 (2)硬件描述語(yǔ)言 。 PLD( Prammable Logic Device，可編程邏輯器件 )是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。使用 PLD 來(lái)開 發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。 HDL 具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的 生命力和應(yīng)用潛力。從某種意義上來(lái)說(shuō)， EDA 教學(xué)科研情況如何，代表著一個(gè)學(xué)校電類專業(yè)教學(xué)及科研水平的高低，而 EDA 教學(xué)科研工作開展起來(lái)后，還會(huì)對(duì)微電子類、計(jì)算機(jī)類學(xué)科產(chǎn)生積極的影響，從而帶動(dòng)各高校相應(yīng)學(xué)科的同步發(fā)展 [10]。整個(gè)系統(tǒng)可集成在一個(gè)芯片上等特點(diǎn)，使其將廣泛應(yīng)用于專用集成電路和機(jī)械、電子、通信、航空航天、化工、礦產(chǎn) 、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域新產(chǎn)品的開發(fā)研制中 [4]。 6 第二章 VHDL 語(yǔ)言 VHDL 系統(tǒng)概述 VHDL 語(yǔ)言 是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。目前，它在 中國(guó) 的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD 的設(shè)計(jì)中。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法 完成部分。 VHDL 在電子設(shè)計(jì)中具有以下優(yōu)點(diǎn)： （ 1）全方位硬件描述 — 從系 統(tǒng)到電路。 能進(jìn)行系統(tǒng)級(jí)的硬件描述這是它最突出的優(yōu)點(diǎn)。 同時(shí)， 與其他的硬件描述語(yǔ)言相比 ,VHDL 還具有以下特點(diǎn)： （ 1） VHDL 具有更強(qiáng)的行為描述能力。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié) 構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 電子系統(tǒng)利用 VHDL 設(shè)計(jì)時(shí)，設(shè)計(jì)方法有系統(tǒng)行為級(jí)描述算法，寄存器傳輸級(jí)算法和結(jié)構(gòu)級(jí)描述； VHDL 源代碼是作為 EDA 綜合工具的輸入代碼，因此有效的 VHDL 建模風(fēng)格是控制綜合結(jié)果的最為有效的手段。為此，下面列舉出了利用 VHDL 進(jìn)行程序設(shè)計(jì)時(shí)的一些重要的、典型的優(yōu)化方法 [12]。 VHDL 語(yǔ)句的描述 一個(gè)完整的 VHDL 程序，或者說(shuō)設(shè)計(jì)實(shí)體，通常要求最低能為 VHDL 綜合器所支持，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元，即元件的形式而存在的 VHDL 程序。實(shí)體說(shuō)明是對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口的描述，它規(guī)定了設(shè)計(jì)單元的輸入輸出接口 信號(hào)或引腳，是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面。結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面。與BLOCK 語(yǔ)句一樣，利用 PROCESS 語(yǔ)句結(jié)構(gòu)可以描述一個(gè)功能獨(dú)立的電路。子程序模塊是利用順序語(yǔ)句定義和完成算法的，但子程序不能像進(jìn)程那樣可以從本結(jié)構(gòu)體的其他塊或進(jìn)程結(jié)構(gòu)中讀取信號(hào)值或向信號(hào)賦值，只能通過(guò)子程序調(diào)用與子程序的界 面端口進(jìn)行通信 [12]。 1．過(guò)程 (PROCEDURE) 過(guò)程語(yǔ)句的書寫格式為： PROCEDURE 過(guò)程名 (參數(shù)表 )IS [說(shuō)明部分 ] BEGIN 過(guò)程語(yǔ)句部分 END PROCEDURE 過(guò)程名； 函數(shù)的語(yǔ)言書寫格式為： FUNCTION 函數(shù)名 (參數(shù)表 ) RETURN 數(shù)據(jù)類型 IS [說(shuō)明部分 ]； BEGIN 順序語(yǔ)句； RETURN [返回變量名 ]； END RETURN 函數(shù)名； 庫(kù)和程序包 庫(kù)和程序包用來(lái)描述和保留元件、類型說(shuō)明函數(shù)、子程序等，以便在其它設(shè) 11 計(jì)中可以隨時(shí)引用這些信息，提高設(shè)計(jì)效率。 程序包由兩部分組成：程序包首和程序包體。在這兩種描述方式中，常常需要將其他設(shè)計(jì)實(shí)體作為元件進(jìn)行引用，這時(shí)就需要將不同元件通過(guò)配置安裝到不同的設(shè)計(jì)實(shí)體中。 (2)從計(jì)算機(jī)領(lǐng)域而言，行為描述和高級(jí)編程語(yǔ)言類似，所以計(jì)算機(jī)業(yè)內(nèi)人士通常稱之為高級(jí)描述。一個(gè)結(jié)構(gòu)體可以有多重信號(hào)賦值語(yǔ)句，且語(yǔ)句可以并發(fā)執(zhí)行。每次由綠燈變?yōu)榧t燈的過(guò)程中，亮光的黃燈作為過(guò)渡，黃燈的時(shí)間為 5s。軟件方面包括：（ 1）電路合成模塊的概念：將交通燈信號(hào)系統(tǒng)劃分成若干個(gè)小電路，編寫每一個(gè)模塊的 VHDL 程序代碼，并將各個(gè)小電路相連接。其中包括： （ 1） 時(shí)鐘發(fā)生電路； （ 2） 計(jì)數(shù)秒數(shù)選擇電路； 時(shí) 鐘 發(fā) 生 電 路 計(jì)數(shù)秒數(shù)選擇電路 紅綠燈信號(hào)控制電路 倒計(jì)時(shí)控制電路 時(shí)鐘輸入端 系統(tǒng)復(fù)位端 東西及南北 方向信號(hào)燈 東西及南北 方向倒計(jì)時(shí) 14 （ 3） 倒計(jì)時(shí)控制電路； （ 4） 紅綠燈信號(hào)控制電路。程序如下（見附錄） 圖 32 是時(shí)鐘脈沖發(fā)生電路的元件模塊圖。 圖 33: 時(shí)鐘發(fā)生電路時(shí)序圖 15 從圖 33 可以看出，當(dāng)加入 1kHZ 的時(shí)鐘信號(hào)后， ena_1hz 產(chǎn)生了周期為一秒的脈沖信號(hào)， flash_1hz 產(chǎn)生了周期為一秒的脈沖時(shí)鐘信號(hào)。例如程序中用到的： constant scan_bit:positive:=2。如果想增減信號(hào)的位數(shù)，只需要改動(dòng)常數(shù)的賦值就可以了。 圖 34: 計(jì)數(shù)秒數(shù)選擇電路模塊圖 系統(tǒng)輸入信號(hào)： clk：由外部信號(hào)發(fā)生器提供 1kHz 的時(shí)鐘信號(hào)； reset：系統(tǒng)內(nèi)部自復(fù)位信號(hào)； ena_scan：接收由時(shí)鐘發(fā)生電路提供的 250Hz 的時(shí)鐘脈沖信號(hào)； recount：接收由交通燈信號(hào)控制電路產(chǎn)生的重新計(jì)數(shù)的使能控制信號(hào)； sign_state：接收由交通燈信號(hào)控制電路產(chǎn)生的狀態(tài)信號(hào)。 當(dāng)外部信號(hào)發(fā)生器提供了 1kHZ 的時(shí)鐘信號(hào)，并且重新計(jì)數(shù)信號(hào) (recount)為“ 1”時(shí) ,load 信號(hào)就會(huì)按照預(yù)先設(shè)置的數(shù)值逐 1 遞減 ,直至減到零為止 ,當(dāng)下一個(gè)重新計(jì)數(shù)信號(hào) (recount)再次為“ 1”時(shí)，會(huì)重復(fù)此過(guò)程?？紤]到有些路口的交通擁堵現(xiàn)象較為嚴(yán)重，車輛會(huì)在道路上排成很長(zhǎng) 的一隊(duì)，這樣排在較遠(yuǎn)距離的司機(jī)就很難看清楚倒計(jì)時(shí)顯示器上變化的數(shù)字，有可能會(huì)影響到車輛之間的正常行駛。 圖 36: 倒計(jì)時(shí)控制電路模塊圖 系統(tǒng)輸入信號(hào)： clk：由外部信號(hào)發(fā) 生器提供 1kHz 的時(shí)鐘信號(hào)； reset：系統(tǒng)內(nèi)部自復(fù)位信號(hào)； ena_1hz：接收由時(shí)鐘發(fā)生電路提供的 1Hz 的脈沖信號(hào)； recount：重新計(jì)數(shù)的使能控制信號(hào)； load：負(fù)責(zé)接收計(jì)數(shù)器所需要的計(jì)數(shù)數(shù)值。在程序編寫過(guò)程中運(yùn)用到了 conv_integer()語(yǔ)句，它可以將 t_ff 所賦的值轉(zhuǎn)換成整數(shù)。因此，紅綠燈信號(hào)控制電路除了負(fù)責(zé)監(jiān)控路口紅綠燈之外，最主要的功能就是能夠利用開關(guān)來(lái)切換手動(dòng)與自動(dòng)的模式，讓交通警察能夠通過(guò)外部輸入的方式來(lái)控制紅綠燈交通信號(hào)系統(tǒng)的運(yùn)做。 圖 39 是紅綠燈信號(hào)控制電路通過(guò) Quartus II 軟件仿真得到的仿真波形圖。圖 310 是系統(tǒng)的頂層電路圖。（程序見附錄） 圖 311 是交通燈控制系統(tǒng)通過(guò) Quartus II 軟件仿真得到的波形圖。經(jīng)過(guò)這次畢業(yè)設(shè)計(jì)，我接觸到了更多元器件以及相關(guān)的使用調(diào)試經(jīng)驗(yàn)，從中發(fā)現(xiàn)了自己很多不足之處，并體會(huì)到了所學(xué)理論知識(shí)的重要性?？傊@次畢業(yè)設(shè)計(jì)讓我把理論設(shè)計(jì)和工程實(shí)踐相結(jié)合、鞏固基礎(chǔ)知識(shí)與培養(yǎng)創(chuàng)新意識(shí)相結(jié)合、個(gè)人作用和集體協(xié)作相結(jié)合，這些在我今后的學(xué)習(xí)和工作中都有很大的幫助。在此我向他們表示誠(chéng)摯的謝意。 use 。 clk:in std_logic。 end。 constant two_hz_val:positive:=125。 signal ena_one:std_logic。 then clk_scan_ff=00。event and clk=39。139。 end if。 process(reset,clk,ena_s) begin if reset=39。 ena_two=39。event and clk=39。 then if clk_2hz_ff=two_hz_val1 then clk_2hz_ff=0000000。 else clk_2hz_ff=clk_2hz_ff+1。 end if。 ena_1hz=ena_one and ena_two and ena_s。139。139。139。 sign_state=“ 001”時(shí)，南北方向黃燈亮 5s。 sign_state=“ 011”時(shí)，東西方向紅燈亮 15s。 sign_state=“ 101”時(shí)，東西方向綠燈亮 25s。 use 。 ena_scan:in std_logic。 end。 constant redsn_time:integer:=15。139。139。139。 when 011=load=conv_std_logic_vector(redew_time,8)。 end case。 end。東西方向黃燈設(shè)定為 5s。南北方向紅燈設(shè)定為 15s。南北方向綠燈設(shè)定為 25s。 entity hld4 is port(reset:in std_logic。 flash_1hz:in std_logic。 29 recount:out std_logic。 yellow:out std_logic_vector(1 downto 0))。 signal st_transfer:std_logic。139。 st_transfer=39。139。 st_transfer=39。139。 30 end if。 process(clk,ena_1hz,reset) begin if (reset=39。 recount=39。139。139。139。039。039。039。 else recount=39。 end if。 and ena_1hz=39。) then recount=39。 else recount=39。 elsif (a_m=39。) then if (st_transfer=39。 state=rewysn。 sign_state=101。139。139。 sign_state=110。 end if。139。 else recount=39。 end if。 and ena_1hz=39。) then recount=39。 else recount=39。 elsif (a_m=39。) then if (st_transfer=39。 state=yewr