【正文】 .15 武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì) 摘要隨著基于CPLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制用計(jì)算機(jī)等領(lǐng)域的重要性日益突出。2012年6月17日至6月19日，進(jìn)行硬件調(diào)試。王小軍 主編.《VHDL簡(jiǎn)明教程》.清華大學(xué)出版社，1997EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)潘松、王國(guó)棟 主編.《VHDL應(yīng)用教程》電子科技大學(xué)出版社，2000甘歷 主編.《VHDL應(yīng)用于開(kāi)發(fā)實(shí)踐》科學(xué)出版社，2003劉愛(ài)榮 主編.《EDA技術(shù)與CPLD/FPGA開(kāi)發(fā)應(yīng)用簡(jiǎn)明教程》.清華大學(xué)出版社，2007第三篇：EDA課設(shè)電子琴設(shè)計(jì).武漢理工大學(xué)《電子線路EDA》課程設(shè)計(jì) 課程設(shè)計(jì)任務(wù)書(shū)學(xué)生姓名：專業(yè)班級(jí)：電子科學(xué)與技術(shù)0903班 指導(dǎo)教師： 李成軍 工作單位： 信息工程學(xué)院 題 目: 簡(jiǎn)易電子琴設(shè)計(jì) 初始條件：QUARTUS 軟件，微機(jī)，EDAIV型實(shí)驗(yàn)箱。第8位d_out[7]為逗號(hào) architecture art of ymq is begin process(d_in)begin case d_in is第8位為1高電平逗號(hào)不顯示 when “0000” = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL。use 。end case。輸出至譯碼器的4位信號(hào)sel: buffer std_logic_vector(2 downto 0))。use 。event and load=39。輸出鎖存控制信號(hào) din: in std_logic_vector(15 downto 0)。產(chǎn)生進(jìn)位 process(cqi)begin if cqi=“1001” then c1016位鎖存器library ieee。 then當(dāng)輸入的tesen為高電平1時(shí)允許計(jì)數(shù)if(cqiend if。event and clk=39。architecture art of t10 is signal cqi: std_logic_vector(3 downto 0)。entity t10 is port(clk,clr,en: in std_logic。139。鎖存器輸出控制信號(hào) end testpl。entity testpl is port(clk:in std_logic。整個(gè)過(guò)程氛圍濃厚，本人也態(tài)度十分認(rèn)真，積極向老師和同學(xué)求教并在此過(guò)程中收獲良多，能夠進(jìn)一步了解和使用一門(mén)與硬件直接打交道的基本語(yǔ)言對(duì)我們將來(lái)的學(xué)習(xí)和工作都會(huì)十分有益。每個(gè)成功的背后都要面對(duì)無(wú)數(shù)次的失敗，這次課設(shè)也不例外。這次課程設(shè)計(jì)中，我不僅復(fù)習(xí)鞏固了課堂所學(xué)的理論知識(shí)，提高EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)了對(duì)所學(xué)知識(shí)的綜合應(yīng)用能力，并從根本上了解了VHDL語(yǔ)言的一些基本用法，應(yīng)用了原來(lái)不會(huì)或者不熟練的句型，如if句，case句等，也學(xué)會(huì)了一些基本功能的實(shí)現(xiàn)方法，如分頻，狀態(tài)控制等等，從另外一個(gè)角度重新審視了上學(xué)期完全從硬件角度出發(fā)的電路設(shè)計(jì)，明白了軟硬件之間的交互。u5:reg16b port map(load,qout(15 downto 0),rout)。u1:t10 port map(clk2,clr,tsten,qout(3 downto 0),c1)。signal c1,c2,c3,c4: std_logic。d_out: out std_logic_vector(7 downto 0))。dataout: out std_logic_vector(3 downto 0)。load:out std_logic)。end ponent。end ponent。end lx。use 。仿真圖如下：EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì) 數(shù)碼管控制器led模塊：兩個(gè)輸入端一個(gè)為datain[15..0]，另一個(gè)為數(shù)碼管顯示選擇的掃描頻率輸入端clk，輸出端為數(shù)碼管選擇信號(hào)[3..0]和對(duì)應(yīng)顯示的數(shù)碼管的BCD碼信號(hào)端dataout[3..0]，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，實(shí)現(xiàn)穩(wěn)定顯示。仿真圖如下：EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì) 十進(jìn)制計(jì)數(shù)器t10模塊：有一時(shí)鐘使能輸入端en，用于鎖定計(jì)數(shù)值。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)load的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)16位鎖存器reg16b中。本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1s內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~9999Hz。EDA課程設(shè)計(jì)~簡(jiǎn)易數(shù)字頻率計(jì)在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。以QUARTUSII軟件為設(shè)計(jì)平臺(tái)，采用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。目前許多高精度的數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來(lái)實(shí)現(xiàn)，然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測(cè)頻速度比較慢，并且在這種設(shè)計(jì)中，由于PCB版的集成度不高，導(dǎo)致PCB板走線長(zhǎng)，因此難以提高計(jì)數(shù)器的工作頻率。此次課程設(shè)計(jì)不僅加強(qiáng)了我對(duì)專業(yè)知識(shí)的學(xué)習(xí)與了解，更有許多的感慨，主要有以下幾點(diǎn)：（1）加強(qiáng)了我們動(dòng)手、思考和解決問(wèn)題的能力。首先我查閱課本質(zhì)料，找了不少關(guān)于這方面的程序，盡量的把它們都弄懂了。WHEN OTHERS=C_ST只有A為1時(shí)，蜂鳴器才發(fā)聲 END PROCESS。 THENSR1信號(hào)有上升沿P:=“00111111”。EVENT AND CLK1=39。SIGNAL C_ST:ST_TYPE。ENTITY SPEAKER IS PORT(CLK1,SR1,CLK2:IN STD_LOGIC。CLK1用于掃描SR1的電平變化，SR1上升沿來(lái)到，允許CLK2輸出，并持續(xù)一段時(shí)間。P3:PROCESS(A)END PROCESS。 THEN時(shí)鐘信號(hào)一來(lái)，顯示下一位 CNT8CASE CNT8 ISWHEN “000”=BTWHEN “001”=BT第二位不用，滅WHEN “010”=BT第三位顯示分?jǐn)?shù)百位WHEN “011”=BT第四位顯示分?jǐn)?shù)十位WHEN “100”=BT第五位顯示分?jǐn)?shù)個(gè)位WHEN “101”=BT第六位不用，滅WHEN “110”=BT第七位顯示倒計(jì)時(shí)十位WHEN “111”=BT第八位顯示倒計(jì)時(shí)個(gè)位 END CASE。SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0)。SCORE2,SCORE1,SCORE0,P_NUMBER,TIMEB,TIMEA:IN BT,SG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。程序如下：LIBRARY IEEE。00。7F。7D。66。5B。3F。仿真波形如圖所示。END ENTITY。USE 。若只顯示當(dāng)前搶答成功選手的分?jǐn)?shù)，則只需3個(gè)數(shù)碼管。END ARCHITECTURE。ELSE C_STEND IF。P1:=“1001”。P1:=P11。十位不為9，加一END IF。IF P2=“1001” THEN百位為9，進(jìn)一為0P2:=“0000”。EVENT AND CLK=39。BEGIN A將ADD信號(hào)和SUB信號(hào)并置在一起判斷PROCESS(CLK)VARIABLE P2,P1,P0:STD_LOGIC_VECTOR(3 DOWNTO 0)。END ENTITY。USE 。SUB”的電平為“10”，彈起時(shí)恢復(fù)為“11”。EN4圖13 組別判斷模塊仿真波形2）加減及寄存器子模塊本模塊的狀態(tài)機(jī)轉(zhuǎn)換過(guò)程為：將ADD和SUB信號(hào)并置，并檢測(cè)其電平變化。139。END ENTITY。USE 。將本模塊劃分為三個(gè)子模塊：組別判斷子模塊，加減及寄存器子模塊，分?jǐn)?shù)選擇輸出子模塊。U9:IDENTIFIER PORT MAP(PP1=a1,PP2=a2,PP3=a3,PP4=a4,PP5=a5,PP6=a6，PP7=a7,PP8=a8,P_NUM=P_NUM,LOCK=LOCK_S,SR1=SR1)。U5:BUTTON1 PORT MAP(LOCK=LOCK,B=P5,RST=RST,PRESSED=a5)。定義圖12中的中間信號(hào) BEGIN按照?qǐng)D12將兩個(gè)元件連接起來(lái)U1:BUTTON1 PORT MAP(LOCK=LOCK,B=P1,RST=RST,PRESSED=a1)。P_NUM:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE BB1 OF BUTTON IS COMPONENT BUTTON1 IS調(diào)用元件BUTTON1聲明PORT(LOCK,B,RST:IN STD_LOGIC。ENTITY BUTTON ISPORT(P1,P2,P3,P4,P5,P6,P7,P8,RST,LOCK:IN STD_LOGIC。END PROCESS。LOCK,SR1:OUT STD_LOGIC)。圖9判斷選手模塊本子模塊程序如下：LIBRARY IEEE。END PROCESS。ELSIF BUTTON39。039。ENTITY BUTTON1 IS PORT(LOCK , BUTTON , RST :IN STD_LOGIC。只要有選手搶答成功，相關(guān)模塊會(huì)輸出信號(hào)使8個(gè)按鍵模塊的LOCK信號(hào)有效，禁止其他選手搶答。END ARCHITECTURE。SIGNAL m,n:STD_LOGIC_VECTOR(3 DOWNTO 0)。B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。B,A:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。如下圖所示：圖6 由兩個(gè)子模塊組成搶答啟動(dòng)模塊兩個(gè)子模塊組合的程序?yàn)椋篖IBRARY IEEE。END IF。若個(gè)位為0，十位減1，個(gè)位賦為9 END IF。EVENT AND CLK2=39。039。139。TIMEOUT,SR1:OUT STD_LOGIC)。USE 。ELSE C_STIF DATAIN=“11” THEN WHEN ST2=IF DATAIN=“11” THEN C_STC_ST圖3 按鍵識(shí)別模塊仿真波形2）倒計(jì)時(shí)子模塊倒計(jì)時(shí)需要1Hz的脈沖輸入，每來(lái)一個(gè)上升沿，進(jìn)行一次減一運(yùn)算，將結(jié)果輸出到TIMEB、TIMEA；置數(shù)信號(hào)LOAD輸入有效，讀入B、A端口的數(shù)據(jù)；輸入L_CR信號(hào)與選手識(shí)別模塊連接，當(dāng)選手搶答成功后，L_CR信號(hào)為0，將倒計(jì)時(shí)清0.；若倒計(jì)時(shí)到，沒(méi)有選手搶答，則在SR1輸出1使揚(yáng)聲器發(fā)聲。BEGINDATAIN兩個(gè)輸入信號(hào)放在一起判斷 BEGINIF RST=39。置數(shù)信號(hào)END ENTITY。USE 。模塊圖如下：圖2 按鍵識(shí)別子模塊對(duì)START5和START20兩個(gè)按鍵定義三種狀態(tài)，START5按下為ST1狀態(tài)，此時(shí)兩個(gè)按鍵“START5amp。定時(shí)時(shí)間分為5秒和20秒兩種，使用兩個(gè)按鍵對(duì)應(yīng)兩種限時(shí)搶答。，0~999分，可加分，也可減分。搶答開(kāi)始后，若有選手按動(dòng)搶答按鈕，編號(hào)立即鎖存，并在LED數(shù)碼管上顯示選手編號(hào)，同時(shí)揚(yáng)聲器響，禁止其他選手搶答。第一篇：EDA課設(shè)EDA課程設(shè)計(jì)報(bào)告課題名稱：智力競(jìng)賽搶答器班級(jí)：11電科2班姓名：代維寬學(xué)號(hào)：201114580207同組人：聞仔遜指導(dǎo)老師：賈默伊任務(wù)書(shū)一、用VHDL運(yùn)用層次化設(shè)計(jì)方法設(shè)計(jì)一個(gè)小型數(shù)字系統(tǒng)題目：智力競(jìng)賽搶答器二、說(shuō)明書(shū)內(nèi)容：(功能)(包括頂層電路圖) 、說(shuō)明 三、成績(jī)?cè)u(píng)定。，無(wú)人搶答，本次搶答無(wú)效，系統(tǒng)報(bào)警，并封鎖輸入電路，禁止超時(shí)搶答，定時(shí)器顯示00。2系統(tǒng)設(shè)計(jì)方案智力競(jìng)賽搶答器擬由單片CPLDFPGA來(lái)實(shí)現(xiàn)，經(jīng)分析設(shè)計(jì)要求，擬定整個(gè)系統(tǒng)由五個(gè)單元組成，原理圖如下所示：主要VHDL源程序搶答啟動(dòng)模塊啟動(dòng)模塊除了有啟動(dòng)的功能外，還有啟動(dòng)定時(shí)的功能。但VHDL程序中一個(gè)結(jié)構(gòu)體內(nèi)不能同時(shí)對(duì)兩個(gè)信號(hào)進(jìn)行電平跳變的檢測(cè)，所以對(duì)本模塊的程序設(shè)計(jì)采用狀態(tài)機(jī)來(lái)實(shí)現(xiàn)，并使用統(tǒng)一的時(shí)鐘信號(hào)來(lái)掃描按鍵的電平狀態(tài)。USE 。輸出定時(shí)初值S_FLAG:OUT STD_LOGIC)。定義狀態(tài)SIGNAL C_ST:ST_TYPE。C_ST置數(shù)信號(hào)無(wú)效ELSE C_ST按鍵沒(méi)彈起，繼續(xù)等待END IF。USE 。TIMEB,TIMEA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINIF LOAD=39。指數(shù)信號(hào)有效，將B、A值讀入PP0 ELSIF L_CR=39。TIMEOUTELSIF(CLK239。P0:=“1001”。END IF。本模塊仿真波形如圖所示：圖5 倒計(jì)時(shí)模塊仿真波形用元件例化語(yǔ)句將以上兩個(gè)子模塊組合，得到整個(gè)搶答啟動(dòng)模塊。ENTITY STARTER IS PORT(CLK1,CLK2,L_CR,RST,START5,START20:IN STD_LOGIC。ARCHITECTURE THREE OF STARTER ISCOMPONENT START_5_20 IS調(diào)用元件START_5_20聲明PORT(CLK1,RST,START5,START20:IN STD_LOGIC。COMPONENT DE_COUNT IS調(diào)用元件DE_COUNT聲明PORT(CLK2,LOAD,L_CR,RST:IN STD_LOGIC。END COMPONENT。U2:DE_COUNT PORT MAP(CLK2=CLK2,B=m,A=n,LOAD=p,RST=RST，L_CR=L_CR,TIMEB=TIMEB,TIMEA=TIMEA, T