【正文】 現(xiàn)在所有設(shè)置進行完畢，在菜單 processing 項下選擇 start simulation，直到出現(xiàn) simulation was successful，仿真結(jié)束 。 VHDL 是超高速集成電路的硬件描述語言，它能夠描述硬件的結(jié)構(gòu)、行為與功能。 完成此次設(shè)計后，我不僅能對 Quartus II 開發(fā)仿真軟件熟練操作，能達到學(xué)以致用，同時還掌握了矩陣鍵盤和 16 16 點陣的工作原理。還需要做的后續(xù)研發(fā)和完善工作有： （ 1）對于通信中由于環(huán)境干擾或人為因素造成的數(shù)據(jù)傳輸出錯等問題需要考慮到，并給出有效的解決方法。另外，本系統(tǒng)也只提供了 LED 點陣顯示屏的基本功能。許金星老師以其淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實的工作作風(fēng)和他敏捷的思維給我留下了深刻的印象，我將終生難忘許金星老師的諄諄教誨。 .EDA 工程概論 .清華大學(xué)出版社 ,20xx 年 . .CPLD/ FPGA 的開發(fā)與應(yīng)用 .電子工業(yè)出版社 ,20xx 年 . .FPGA 原理、設(shè)計與應(yīng)用 .天津大學(xué)出版社 ,1999 年 . .VHDL 編程與仿真 .人民郵電出版社 ,20xx 年 . ，黃繼業(yè) .EDA 技術(shù)實用教程 .第 3 版 .科學(xué)出版社 ,20xx .CPLD/FPGA 可編程邏輯器件應(yīng)用與開發(fā) .國防工業(yè)出版社 ,20xx ,安德寧 .數(shù)字邏輯設(shè)計與 VHDL 描述 .機械工業(yè)出版社 ,20xx ,陳恒 ,順敏 .可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計 .上海大學(xué)出版社 ,20xx ，翁木云 .FPGA 設(shè)計及應(yīng)用 .西安電子科技大學(xué)出版社， 20xx ，張皓，唐振中 .FPGA 應(yīng)用開發(fā)從實踐到提高 .中國電力出版社， 20xx ，楊吉斌 .數(shù)字系統(tǒng)設(shè)計與 Verilog ， 20xx .電子設(shè)計自動化（ EDA）教程 .成都電 子科技大學(xué)出版社， 20xx ，陳美金 .VHDL 程序設(shè)計 .清華大學(xué)出版社， 20xx淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 32 。為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝 ! 特別感謝我的師兄以及師姐對我的學(xué)習(xí)和生活所提供的大力支持和關(guān)心 !還要感謝一直關(guān)心幫助我成長的室友！ 在我即將完成學(xué)業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評閱論文和參加答辯的各位老師、教授 ! 淮安信息職 業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 30 參考文獻 31 參考文獻 .綜合電子設(shè)計與實踐 .清華大學(xué)出版社，第 2 版 .20xx 年 9 月 ?；窗残畔⒙殬I(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 28 致 謝 29 致 謝 在論文完成之際，我首先 向關(guān)心幫助和指導(dǎo)我的指導(dǎo)老師許金星表示衷心的感謝并致以崇高的敬意！。 （ 2）雖然目前大屏幕單色 LED 顯示屏已經(jīng)開始在各大公共場合使用，但是彩色 LED 顯示屏由于其良好的畫面感將成為公共場合信息發(fā)布的重要媒介，因此在社會生產(chǎn)、生活各領(lǐng)域中人們對彩色 LED 顯示屏將會有很大的需求。 展望 通過該系統(tǒng)的研究與設(shè)計，不僅使我的專業(yè)理論和實踐得到了很好的結(jié)合，也鍛煉了我在遇到難題時獨立思考和解決問題的能力。在編寫程序的時候，我才發(fā)現(xiàn)能看懂程序和能自 己寫程序是兩個完全不同的概念，自己一開始寫程序時，即便是一個很簡單的功能模塊，在編譯時也可能產(chǎn)生很多錯誤，在不斷的改錯過程中，自己對 VHDL 語言的語法結(jié)構(gòu)有了深刻的理解，對編譯過程中常見的錯誤也有了全面的認(rèn)識。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 26 圖 57 仿真波形輸出 本章小結(jié) 本章主要講述了 FPGA 設(shè)計的特點、開發(fā)環(huán)境 Quartus II 的介紹以及調(diào)試與仿真的具體步驟 。 毛刺檢測 Glitch detection 為 1ns 寬度 。設(shè)置 clk 的時鐘周期為 2us 占空比為 50%。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等。 圖 53 選擇編程方式 第五章 基于 FPGA 的 LED 點陣 23 在 Unused pins 項，將目標(biāo)器件閑置引腳狀態(tài)設(shè)置高阻態(tài)，即選擇 As input,tristated。pin options 窗口。 編譯前設(shè)置 （ 1）選擇目標(biāo)芯片。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。因而設(shè)計人員必須了解 FPGA 器件的特性和限制 , 熟悉 FPGA 的結(jié)構(gòu)。 但是互連復(fù)雜 , 由于互連采用開關(guān)矩陣 ,因而使得延時估計往往不十分準(zhǔn)確。成本高、風(fēng)險大 , 而 通常對每個 ASIC 品種的需求量往往不大 ,NRE 費用分?jǐn)偟矫總€產(chǎn)品上價太高 , 用戶無法接受。 本章小結(jié) 本章主要講述系統(tǒng)軟件的設(shè)計方案，包括十六進制計數(shù) 器的設(shè)計、列驅(qū)動設(shè)計、字符樣式的設(shè)計。 end case。 when 1101=keyr=XFFE7。 when 1001=keyr=XA996。 when 0101=keyr=XA982。 when 0001=keyr=XFFC7。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 18 when 1111=keyr=XFFFF。 when 1011=keyr=X53C9。 when 0111=keyr=X5381。 when 0011=keyr=X0080。 end case。 when 1101=keyr=X439E。 when 1001=keyr=X73E0。 when 0101=keyr=X13C8。 when 0001=keyr=X43DE。 when 1111=keyr=XFFFF。 when 1011=keyr=XB3CD。 when 0111=keyr=XB0CD。 when 0011=keyr=XF3F9。 end case。 when 1101=keyc=0010000000000000。 when 1001=keyc=0000001000000000。 when 0101=keyc=0000000000100000。 when 0001=keyc=0000000000000010。 end if。 end if。139。 signal dount: std_logic_vector(9 downto 0)。 時鐘輸入 keyc : out std_logic_vector(15 downto 0)。 use 。 Sel=lie。 Else Lie=1111。139。 端口定義 輸出信號 End dz_xs。 use 。 淮安信息職業(yè)技術(shù)學(xué)院畢業(yè)設(shè)計論文 14 如圖 32 所示： 圖 32 仿真波形圖 從上圖可以看出，該模塊為十六進制的 計數(shù)器，當(dāng) CLK 給予脈沖時輸出為前一個數(shù)值加 1，例如：在 前輸出為 0AH，在這個時刻 CLK 給予觸發(fā)脈沖， 后輸出值為 0BH。 END COMPONENT。 lpm_type : STRING。 END t16。 LIBRARY lpm。 圖 35 JTAG 下載接口電路 本章小結(jié) 本章主要講述硬件電路的功能要求，對硬件結(jié)構(gòu)做了詳細的說明。 RS232 串口電路如圖 34 所示： 圖 34 RS232 串口電路 圖 34 中， RS232 串口電路使用 MAX232CPE 作為電平轉(zhuǎn)換芯片，通過串口線連接到計算機的 COM 口 (9 針 D 形口 )，用于 FPGA 與上位機通信以及和其他串口設(shè)備的數(shù)據(jù)交互。 如圖 33 所示， X1 為 20MHz 的有源晶振。 231U19BWF1123J1104C48106C9DGNDDGND DGNDDGNDVCC 圖 31 電源接口及開關(guān)電路 如圖 所示，該復(fù)位電路可以實現(xiàn)對系統(tǒng)的初始化作用。 同時，可以提供秒分時、日期、年月信息，每月的天數(shù)和閏年的天數(shù)可自動調(diào)整。上位機使用字模提取工具將待顯示的數(shù)據(jù)發(fā)送至下位機 , JTAG 下載線實現(xiàn) PCNiosⅡ系統(tǒng)間的通信。 另外設(shè)計有豐富的人機界面。數(shù) 據(jù)采集同樣使用德州儀器的 TLC5510，最高采樣率為 20M。在程序下載方面，無需使用專門的編程器和下載線，只要一根 9 針的串口線就可以實現(xiàn)程序的在線燒寫。指令代碼完全兼容傳統(tǒng)的 8051 單片機，它不但具有普通 51 核單片機的特點，而且增加了新的功能。為了提高 FPGA 的工作速度，ALTERA 的 FPGA 芯片普遍采用了鎖相環(huán)技術(shù)。 第三章 硬件設(shè)計 9 第三章 硬件設(shè)計 功能要求 設(shè)計一個室內(nèi)用 16 16 點陣 LED 圖文顯示屏，要求在目測條件下 LED 顯示屏各點亮度均勻、充足，可顯示圖形和文字，顯示圖形或文字應(yīng)穩(wěn)定、清晰無串?dāng)_。獲得圖像數(shù)據(jù)的步驟 是 ， 先將要顯示的每一幅圖像畫在一個如圖 24 所示的被分成 16 16 共 256 個小方格的矩形框中 ， 再在有筆劃下落處的小方格里填上 “ 1” ， 無筆劃處填上 “ 0” ， 這樣就形成了與這個漢字所對應(yīng)的二進制數(shù)據(jù)在該矩形框上的分布 ， 再將此分布關(guān)系以 32 16 的數(shù)據(jù)結(jié)構(gòu)組成 64 個字節(jié)的數(shù)據(jù) ， 并保存在只讀存貯器 ROM 中。此外一次驅(qū)動一列或一行（ 8 顆 LED）時需外加驅(qū)動電路提高電流，否則 LED 亮度會不足。它有 16 個共陰極輸出端口 ,每個共陰極對應(yīng)有 16 個 LED 顯示燈，所以其掃描譯碼地址需 4 位信號線（ SEL0SEL3），其漢字掃描碼由 16 位段地址（ 015）輸入。可以設(shè)計一些比較復(fù)雜的算法來控制這個數(shù)組，使設(shè)計的系統(tǒng)不但可以滾動顯示漢字，還可以擴展一些其它的顯示效果。如圖 21 為該方案原理圖。例如要使第一列的 2,4,6,8，行亮，則列為 “0001”、行為 “0000000010101010”就可以實現(xiàn)了。 設(shè)計要求 （ 1）輸出預(yù)定義“淮、安、信、息”四個漢字； （ 2）輸出漢字循環(huán)顯示； （ 3）操作方便、可維護性高； （ 4）程序簡捷，便于修改 。系統(tǒng)軟件設(shè)計主要是設(shè)計 FPGA 芯片進行控制所需要的相關(guān)程序，這部分程序采用 Verilog 語言進行編寫。而對于 PLD/FPGA 設(shè)計者而言，兩種語言沒有太大差 別。中國大陸運用大型戶外 LED 看板宣達政令，故有其一定之需求；歐洲方面，常見的應(yīng)用是文字顯示及 氣象預(yù)報圖像，另也盛行使用 LED 顯示屏做為廣告招牌。 （ 1）汽車車燈市場 方面，紅色高亮度 LED 應(yīng)用于汽車第三煞車燈，而左右尾燈、方向燈及車邊標(biāo)識燈，可使用紅色或黃色高亮度 LED，而汽車儀表板上則需要各種顏色的高亮度 LED，故汽車市場商機龐大。隨著電子設(shè)計自動化（ EDA）技術(shù)的進展，基于可編程 FPGA 器件進行系統(tǒng)芯片集成的新設(shè)計方法，也正在快速地到代基于 PCB 板的傳統(tǒng)設(shè)計方式。隨著背光技術(shù)和數(shù)字電視技術(shù)的發(fā)展，背光的控制算法及驅(qū)動方法的規(guī)范化，為了降低成本， 將背光控制單元、屏顯控制和電視的機芯微處理器由一個微處理器統(tǒng)一實現(xiàn)將是一種技術(shù)趨勢。其他發(fā)展趨勢還包括優(yōu)化驅(qū)動器以提供最佳功效，并非將電流最大化。此外，值得關(guān)注的部分是受政府政策及推廣影響較為直接且快速的街燈應(yīng)用可望成為照明產(chǎn)業(yè)中快速成長的第一棒。在世界各國環(huán)保議題日漸重視的趨勢下， LED 照明產(chǎn)業(yè)將扮演極重要的角色，其主要應(yīng)用在于室內(nèi)、室外