【正文】 T STD_LOGIC。 CLK:IN STD_LOGIC。 （ 2） 生成 ADC0809 控制模塊 在 MAX +plusⅡ 環(huán)境下由 VHDL 語(yǔ)言（ ）生成的 ADC0809 模塊。 組合進(jìn)程 COM 有兩個(gè)主要功能： 1）狀態(tài)譯碼器功能，即根據(jù)從 current_state 信號(hào)中獲得的狀態(tài)變量，以及來(lái)自 0809的狀態(tài)線信號(hào) EOC，決定下一狀態(tài)的轉(zhuǎn)移方向，即確定次態(tài)的狀態(tài)變量； 2）采樣控制功能，即根據(jù) current_state中的狀態(tài)變量確定對(duì) 0809的控制信號(hào)線 ALE、START、 OE、等輸出相應(yīng)的控制信號(hào)，當(dāng)采樣結(jié)束后還要通過(guò) LOCK 向鎖存器進(jìn)行LATCH1 發(fā)出鎖存信號(hào)，以便將由 0809 的 D[7..0]數(shù)據(jù)輸出口輸出的 8 位轉(zhuǎn)換數(shù)據(jù)鎖存起來(lái)。此后外部控制可以使 OE由低電平變?yōu)楦唠娖剑ㄝ敵鲇行В?，此時(shí)， 0809 的輸出數(shù)據(jù)總線 D[7..0]從內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 22 原來(lái)的高阻態(tài)變?yōu)檩敵鰯?shù)據(jù)有效。 s t 4s t 0s t 3 s t 2s t 1對(duì) 0 8 0 9 初 始 化L O C K : 0 1由 L O C K 信 號(hào) 所 存轉(zhuǎn) 換 好 的 數(shù) 據(jù)啟 動(dòng) A / D 轉(zhuǎn) 換采 樣 周 期 中 等 待E O C = ’ 1 ’ 正 在轉(zhuǎn) 換E O C = ’ 1 ’ 轉(zhuǎn) 換 結(jié) 束O E = ’ 1 ’數(shù) 據(jù) 輸 出 有 效 圖 ADC0809 采樣狀態(tài)圖 A L ES T A R TE O CO ED [ 7 . . 0 ]Z Z Z Z Z Z Z Z D A T A 圖 ADC0809 工作時(shí)序 用狀態(tài)機(jī)對(duì) 0809 進(jìn)行采樣控制首先必須了解工作時(shí)序，然后作出狀態(tài)圖，最后寫出相應(yīng)的 VHDL 代碼。 END IF。 ARCHITECTURE if_m4arch OF mux4 IS BEGIN PROCESS(din,sel) BEGIN IF(sel=00)THEN yout=din(0)。 ENTITY mux4 IS PORT ( din:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 6）具有快速建立時(shí) 間和時(shí)鐘到輸出的外部寄存器 7）具有良好的軟件設(shè)計(jì)支持和布局布線能力 8．硬件原理圖 見附錄 A 系統(tǒng)軟件設(shè)計(jì) 1． CD4052 控制模塊 如圖 所示， CD4052 模塊用來(lái)控制四支熱電偶的選通， din 為四支熱電偶輸入。 2）高密度： 10000~250000 個(gè)可用門；高達(dá) 40960 位內(nèi)部 RAM。另外， FLEX10K 器件也提供多 電壓 I/O 接口，它允許器件橋接在不同電壓工作的系統(tǒng)中。 圖 電橋補(bǔ)償 電路 7．芯片介紹（ FLEX10K） （ 1） FLEX10K 系列 FPGA 器件簡(jiǎn)介 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 19 FLEX10K 系列是第一款多達(dá) 25 萬(wàn)門的嵌入式 PLD，該系列包括 FLEX10KA、FLEX10KB、 FLEX10KV 和 FLEX10KE，它的集成度已經(jīng)達(dá)到了 25 萬(wàn)門。 此時(shí)補(bǔ)償電橋?qū)犭娕蓟芈返臒犭妱?shì)沒有影響。 如圖 所示 ，冷端補(bǔ)償電路有不平衡電橋組成，其輸出端串聯(lián)在 熱電偶 回來(lái)中。直到 A/D轉(zhuǎn)換完成， EOC 變?yōu)楦唠娖剑甘?A/D 轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請(qǐng)。 （ 4） 工作過(guò)程 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 18 ADC0809 的工作過(guò)程是：首先輸入 3 位地址，并使 ALE=1，將地址存入地址鎖存器中。 （ 3） ADC0809 的內(nèi)部邏輯結(jié)構(gòu) 。要求時(shí)鐘頻率不高于 640KHZ。 EOC： A/D 轉(zhuǎn)換結(jié)束信號(hào)，輸出，當(dāng) A/D 轉(zhuǎn)換結(jié)束時(shí)，此端輸出一個(gè)高電平（轉(zhuǎn)換 期間一直為低電平） 。 D0～ D7： 8 位數(shù)字量輸出端 。 3） 轉(zhuǎn)換時(shí)間 為 100μs 4） 單個(gè)＋ 5V 電源供電 5） 模擬輸入電壓范圍 0～＋ 5V，不需零點(diǎn)和滿刻度校準(zhǔn)。由于 A A2 工作于線性狀態(tài)，其同相、反相輸入端具有“虛短”特性，因此共模信號(hào)在 R3 兩端的 電位 相等，即 R3 上沒有共模電流，所以 A1 和 A2 對(duì)共模信號(hào)的電壓放大倍數(shù)僅為 1，差模信號(hào)在 R3 兩端產(chǎn)生壓降，其電壓放 大倍數(shù)為 1+2R1/R3(R1=R4)。同時(shí)被測(cè)信號(hào)源的內(nèi)阻無(wú)法進(jìn)行控制，而信號(hào)內(nèi)阻的變化可能使放大器兩個(gè)輸入端分別到地的電阻失配，這種失配 除了造成增益變化外，還有可能導(dǎo)致共模抑制比下降。 （ 2） 當(dāng) INH=1 時(shí)，無(wú)論 A， B 為任何狀態(tài)，接通通道均不接通。 2． 多路選擇開關(guān)（ CD4052） 雙四路模擬開關(guān) CD4052 的引腳功能如 圖 所示 。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 14 鎳鉻鎳硅熱電偶 （ K 型）是一種使用十分廣泛的賤金屬熱點(diǎn)偶，熱電絲直徑一般為~。 （ 3） 數(shù)字化輸出：與 FPGA 系統(tǒng)接口必然要采用數(shù)字化輸出及數(shù)字化接口，而作為模擬小信號(hào)測(cè)溫元件的熱電偶顯然 無(wú) 法直接滿足這個(gè)要求。非標(biāo)準(zhǔn)化熱電偶在使用范圍或數(shù)量級(jí)上均不及標(biāo)準(zhǔn)化熱電偶，一般也沒有統(tǒng)一的分度表，主要用于某些特殊場(chǎng)合的測(cè)量。 此設(shè)計(jì) 是對(duì) 四路溫度 進(jìn)行巡回檢測(cè) ， 經(jīng)四路選擇器 CD4052 將采集信號(hào)送入 集成芯片 MAX6675 進(jìn)行信號(hào)放大、冷端補(bǔ)償、線性化等處理 ，最終顯示。 此設(shè)計(jì) 是對(duì) 四路溫度 巡檢 ，將采集信號(hào)送入 多路選擇器件 CD4052（可進(jìn)行信號(hào)切換）， 經(jīng)冷端補(bǔ)償后的信號(hào)與測(cè)量端信號(hào) 經(jīng)過(guò)放大電路將模擬信號(hào)放大，經(jīng) A/D 轉(zhuǎn)換后送入芯片 ，最終顯示 。 基于虛擬儀器的溫度巡檢儀 如圖 所示，此系統(tǒng)是基于 AT89S51 為主機(jī)，它相當(dāng)于一般用于數(shù)據(jù)采集卡系統(tǒng)中的數(shù)據(jù)采集卡，兩個(gè)數(shù)字式單總線傳感器 DS18B20 從器件，替換 了傳統(tǒng)的溫度傳感器，構(gòu)建一個(gè)四 路溫度的巡回測(cè)量功能，溫度值通過(guò) 四 個(gè)四位數(shù)碼管顯示，并通過(guò) RS232接口將溫度數(shù)據(jù)送上位機(jī)處理，利用上位機(jī)軟件 LabVIEW 完成了數(shù)據(jù)采集、顯示、分內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 11 析及處理，從而構(gòu)建了一個(gè)四 路溫度測(cè)量系統(tǒng)，該系統(tǒng)采用單片機(jī)替代了價(jià)格昂貴的數(shù)據(jù)采集板卡實(shí)現(xiàn)了對(duì)溫度的采集與測(cè)量。在系統(tǒng)安裝及工作之前必須將主機(jī)逐個(gè)與 DS18B20 掛接 ， 從激光 ROM 中讀出其序列號(hào) ， 然后分別賦予在系統(tǒng)中的編號(hào) 1~N。 DS18B20 的供電方式為外部電源。信號(hào)的切換是為本系統(tǒng)多路要求而設(shè)置的 ， 程控偏置的原因是考慮溫度測(cè)量的范圍較寬 ， 如果不加該級(jí)電路會(huì)造成整個(gè)測(cè)量系統(tǒng)分辨力不高而降低測(cè)量精度 。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu) ， 從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證?，F(xiàn)在 ， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言 ， 又得到眾多 EDA 公司的支持 ， 在電子工程領(lǐng)域 ， 它已成為事實(shí)上的通用硬件描述語(yǔ)言。 1987 年底 ， VHDL 被 IEEE(The Institute of Electricaland Electronics Engineers)和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。通常的分類方法是： （ 1） 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD， 如 Lattice 的 ispLSI系列 、 Xilinx 的 XC9500 系列、 Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的 Mach系列等。 時(shí)序仿真就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含器件硬件特性參數(shù)，因而，仿真精度高。適配完成后可以利用適配所產(chǎn) 生的仿真文件作精確的時(shí)序仿真，同時(shí)長(zhǎng)生可用于編程的文件。 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在 EDA 平臺(tái)上編輯輸入的 HDL 文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和結(jié)束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 7 獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。 可以說(shuō)，應(yīng)用 HDL 的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA 技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。 狀態(tài)圖輸入法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在 EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由 EDA 編輯器和綜合器將此狀態(tài)變化流程圖編譯綜合成電路網(wǎng)表。 1． 圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方式。 EDA 設(shè)計(jì)流程 圖 是基于 EDA 軟件的 FPGA/CPLD 開發(fā)流程框圖，以下將分別介紹各 設(shè)計(jì)模塊的功能特點(diǎn)。折線互聯(lián)資源包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的連接點(diǎn)，從而使 CLB 更易設(shè)計(jì)成各種應(yīng)用型電路。它們的工作狀態(tài)全都由編程數(shù)據(jù)存儲(chǔ)器中的數(shù)據(jù)設(shè)定。 （ 3）按編程特性分 按編程特性分類 FPGA 可分為一次編程型和可重復(fù)編程型兩類。 FPGA 兼容了 MPGA 和陣列型 PLD 兩者的優(yōu)點(diǎn)，因而具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計(jì)靈活性。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)自動(dòng)化程度。 現(xiàn)在 EDA 這個(gè)詞用得很廣，有將 PROTEL、 PSPICE、 EWB、 POWERPCB 等都稱為 EDA 軟件，這或許是不恰當(dāng)?shù)摹? 第四階段從九十年代至今。著名的電路仿真軟件 SPICE (Simulation Program for Integrated Circuit Emphasis)就是這個(gè)時(shí)代的代表作。 EDA 技術(shù)是以計(jì)算機(jī)科學(xué)和微電子技術(shù)發(fā)展為先導(dǎo) ， 匯集了計(jì)算機(jī)應(yīng)用科學(xué)、微電子結(jié)構(gòu)、工藝學(xué)和電子系統(tǒng)科學(xué)的最新成果的先進(jìn) CAD(Computer Aided Design)技術(shù) ，它是在先進(jìn)的計(jì)算機(jī)工作平臺(tái)上開發(fā)出的一系列電子設(shè)計(jì)軟件系統(tǒng)。其測(cè)溫原理是：多個(gè)傳感器的輸出電參數(shù)隨溫度的變化而變化，輸內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) 2 出并變換成統(tǒng)一規(guī)格的電信號(hào)，由多路自動(dòng)開關(guān)逐路選通，以采樣、量化、編碼和必要的輔助運(yùn)算方法將模擬量轉(zhuǎn)換成數(shù)字量。 系統(tǒng)對(duì)大量有關(guān)聯(lián)數(shù) 據(jù)的存儲(chǔ) ， 目的是為讓用戶方便地訪問(wèn)和使用數(shù)據(jù)資源 ，將采集到的實(shí)時(shí)數(shù)據(jù)和歷史數(shù)據(jù)完整、系統(tǒng)地管理起來(lái) 。 溫度巡檢儀發(fā)展概況 在溫度巡檢儀沒有普及運(yùn)用之前，溫度計(jì)測(cè)溫被運(yùn)用在大多數(shù)溫度測(cè)量場(chǎng)合。 FPGA。軟件則分別在 MUXPLUSⅡ 和 QuartusⅡ環(huán)境下 用 VHDL 語(yǔ)言 實(shí)現(xiàn)。該儀表可以檢測(cè) 4 個(gè)測(cè)試點(diǎn)的溫度 ， 可 廣泛應(yīng)用于工業(yè)生產(chǎn)和人們?nèi)粘Ｉ钪小? ：任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和 電子版，允許論文被查閱和借閱。 作者簽名： 日 期： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) II 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。 題 目： 基于 FPGA 的熱電偶溫度巡檢儀的設(shè)計(jì) 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) I 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說(shuō)明書 (畢業(yè)論文 ) III 注 意 事 項(xiàng) （論文）的內(nèi)容包括： 1）封面（按教務(wù)處制定的標(biāo)準(zhǔn)封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字左右）、關(guān)鍵詞 4）外文摘要、關(guān)鍵詞 5）目次頁(yè)（附 件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結(jié)論 7）參考文獻(xiàn) 8）致謝 9）附錄（對(duì)論文支持必要時(shí)） ：理工類設(shè)計(jì)（論文）正文字?jǐn)?shù)不少于 1 萬(wàn)字（不包括圖紙、程序清單等），文科類論文正文字?jǐn)?shù)不少于 萬(wàn)字。 本課題針對(duì)溫度檢測(cè)儀的技術(shù)要求，設(shè)計(jì)了一種