電子測(cè)量與儀器檢測(cè)實(shí)驗(yàn)報(bào)告-全文預(yù)覽
【正文】 ELSE reg_CPU_RD_Data = ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ。039。139。EVENT AND CLK50M = 39。 reg_CLK50M_N = CNTR1_CLK50M。 PROCESS BEGIN WAIT_UNTIL (Syn_Sec_Pulse_In39。)THEN CNTR1_CLK50M = 00000000000000000000000000000000。139。EVENT AND Syn_Sec_Pulse_In=39。 ELSE WAIT。 PROCESS VARIABLE xhdl_initial : BOOLENA :=TRUE。 SIGNAL CNTR1_CLK50M : std_logic _vector(31 DOWNTO 0)。END Counters。 CPU_CS :IN std_logic。use 。END Behavioral。039。139。EVENT AND Sig_X_In = 39。ARCHITECTURE translated OF Syn_Sec_Pulse_Module IS SIGNAL reg_Syn_Sec_Pulse_Out : std_logic。ENTITY _Syn_Sec_Pulse_Module IS PORT ( Sig_X_In : IN std_logic。library IEEE。 END IF。)。BEGIN Asyn_Sec_Pulse = Asyn_Sec_Pulse_xhdl1。END _Asyn_Sec_Pulse_Module。use 。而等精度測(cè)頻法使測(cè)試的閘門脈沖與待測(cè)信號(hào)完成了同步這樣就避免了多測(cè)一個(gè)和少測(cè)一個(gè)的誤差，因此對(duì)幾乎所有頻率是一樣的。五、實(shí)驗(yàn)結(jié)果分析 Clk=50M,當(dāng)輸入的信號(hào)為1M時(shí)的仿真波形:從圖中可以看出reg_CLK50M_N=00000000000000000000000000110010即50 reg_SigX_N=0000000000000000000000000000001即1計(jì)算可得輸入信號(hào)的頻率：（reg_SigX_N/ reg_CLK50M_N）*= (HZ)與實(shí)際輸入相同。四、實(shí)驗(yàn)過程 在電腦上安裝Quartus II或Maxplus II，最好是安裝Quartus II。該模塊有4個(gè)以CPU打頭的信號(hào)線：CPU_CS,CPU_RD,CPU_Addr和CPU_RD_Data，它們正好和任何一款CPU的片選、讀、地址和讀數(shù)據(jù)總線連接起來，用來讀取reg_CLK50M_N和reg_SigX_N這兩個(gè)寄存器中的數(shù)據(jù)。同步秒脈沖模塊：根據(jù)異步秒脈沖模塊產(chǎn)生的與待測(cè)信號(hào)同步的接近一秒的正電平，這里說的“同步”是相對(duì)于待測(cè)信號(hào)的，也就是說新生成的同步秒脈沖的起始時(shí)刻為待測(cè)信號(hào)的某一個(gè)上升沿（或下降沿），結(jié)束時(shí)刻也是待測(cè)信號(hào)的某一個(gè)上升沿（或下降沿）。有條件的可以采用任一款式的單片機(jī)訪問該等精度的測(cè)頻模塊，直接使用函數(shù)發(fā)生器產(chǎn)生的方波作為待測(cè)信號(hào)，從而驗(yàn)證該模塊的正確性。CPU用來讀取“等精度測(cè)頻”模塊中的兩個(gè)計(jì)數(shù)值，再利用這兩個(gè)計(jì)數(shù)值推算出待測(cè)信號(hào)的頻率，并獲取按鍵指令以及控制顯示設(shè)備用來顯示結(jié)果。不過，通常，故誤差相對(duì)小得多。三、實(shí)驗(yàn)電路及原理說明圖21 多周期同步測(cè)頻的原理方框圖圖22 多周期同步測(cè)頻的工作波形圖 工作原理圖21給出了多周期同步測(cè)頻率的原理方框圖，圖22是對(duì)應(yīng)的工作波形圖。函數(shù)發(fā)生器一臺(tái)。 掌握用硬件描述語言實(shí)現(xiàn)自己設(shè)計(jì)方案的方法。 掌握VHDL和Verilog硬件描述語言的用法。二、實(shí)驗(yàn)儀器PC機(jī)一臺(tái)。安裝Quartus II 或是Maxplus II軟件。這時(shí)，誤差僅發(fā)生在計(jì)數(shù)器2對(duì)的計(jì)數(shù)值上，因?yàn)橹鏖T2與之間并無同步關(guān)系，故仍存在量化誤差。等精度測(cè)頻器即是我們?cè)O(shè)計(jì)的核心單元，主要用來數(shù)出待測(cè)信號(hào)以及CLK_50M在一秒的定時(shí)內(nèi)震蕩的次數(shù)；里面包括兩個(gè)32位的寄存器，這兩個(gè)寄存器共用一組地址、讀寫、片選、數(shù)據(jù)總線，CPU可以通過這組總線來訪問兩個(gè)寄存器，從而便于CPU讀取并計(jì)算出待測(cè)信號(hào)的頻率。4）采用Verilog或者VHDL實(shí)現(xiàn)等精度測(cè)頻的模塊等精度測(cè)頻模塊是本實(shí)驗(yàn)的核心模塊，也是我們實(shí)驗(yàn)的主要內(nèi)容，要求同學(xué)們用VHDL或是Verilog語言中的至少一種寫出其功能，并用仿真工具進(jìn)行時(shí)序仿真，驗(yàn)證模塊的正確性。之所以說是“異步秒脈沖”，這里的“異步”是相對(duì)于待測(cè)信號(hào)的步調(diào)的，也就是說，不與待測(cè)信號(hào)的上升沿或是下降沿同步，那么就是“異步的”。一秒結(jié)束后計(jì)數(shù)的最終結(jié)果存放在reg_CLK50M_N和reg_SigX_N中。具體連接方式見附錄。 4*、有條件的同學(xué)可以使用開發(fā)板做成模塊，再用單片機(jī)訪問。六、思考題為什么等精度測(cè)頻比《電子測(cè)量與儀器》書上講的“高頻宜測(cè)頻，低頻宜側(cè)周”要優(yōu)越？答：《電子測(cè)量與儀器》書上講的“高頻宜測(cè)頻，低頻宜側(cè)周”，可能會(huì)多測(cè)或少測(cè)一個(gè)脈
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