【正文】 temp:std_logic_vector(7 downto 0)。entity signed_buma isport ( X_in : in std_logic_vector(7 downto 0)。對于FIR濾波器的硬件實(shí)現(xiàn)，設(shè)計(jì)采用了自頂向下的層次化、模塊化的設(shè)計(jì)思想，用VHDL語言描述了各個子模塊，使用QUARTUSII軟件進(jìn)行了時序仿真，最后的結(jié)果證明所設(shè)計(jì)的16階FIR低通濾波器功能正確，能夠滿足一般應(yīng)用的要求。（3）中間結(jié)果的舍入誤差由于設(shè)計(jì)中采用的是定點(diǎn)制運(yùn)算，在預(yù)相加和移位累加的過程中，會使得到結(jié)果的尾數(shù)增長，這時需要進(jìn)行尾數(shù)處理，在這個過程中便引入了誤差。適當(dāng)?shù)卦黾覣/D轉(zhuǎn)換器的轉(zhuǎn)換位數(shù)，會增加輸出端的信噪比，以滿足實(shí)際的需求。因此，在數(shù)據(jù)位數(shù)有限的情況下，便會產(chǎn)生誤差，使輸出結(jié)果偏離預(yù)期值，并使系統(tǒng)不能滿足預(yù)期的設(shè)計(jì)要求。此圖表明，仿真結(jié)果正確，50kHz方波被濾波器改變了頻率成分。用Matlab卷積計(jì)算并和QuartusII的仿真結(jié)果比較，如表52所示。將QuartusII仿真結(jié)果經(jīng)Matlab中還原成波形，如圖55；QuartusII輸入50kHz正弦波X_in和通過FIR濾波器后的輸出波形y比較如圖56所示。QuartusII仿真波形如圖54所示，可以看出，在7個clkin脈沖后，得到濾波結(jié)果，且是流水線的輸出方式。這樣雖然完成一次卷積是7個時鐘脈沖，但2個相臨的卷積運(yùn)算的完成僅相隔1個時鐘脈沖，從而大大地提高運(yùn)算速率，電路的規(guī)模也會迅速增大，這是流水線技術(shù)為了得到較高地運(yùn)算速率而付出的代價[19]。完成一次卷積需7個脈沖周期，即從數(shù)據(jù)輸入到數(shù)據(jù)輸出需7個脈沖周期，但采用流水線工作方式，可以認(rèn)為，每個脈沖上升沿并行8位數(shù)據(jù)輸入，同時并行8位數(shù)據(jù)輸出。圖46 FIR濾波器的頂層設(shè)計(jì)文件FIR濾波器的工作過程說明如下：完成一次卷積運(yùn)算需要7個工作狀態(tài)，系統(tǒng)狀態(tài)圖如下：S0：輸入信號并行進(jìn)入移位寄存器，實(shí)現(xiàn)信號的延遲；S1：根據(jù)系數(shù)的對稱性，實(shí)現(xiàn)B(i)=X(i)+X(Ni)，并形成8位地址碼；其中S0、S1狀態(tài)是在輸入模塊完成的。具體做法是根據(jù)邏輯仿真的邏輯圖截取最高的8位有效位即可。低四位和高四位LUT如表42所示：表42(a) 地址低4位LUT D3D2D1D0函數(shù)值000000001h(0)0010h(1)0011h(0)+h(1)0100h(2)0101h(2)+h(0)…………1111h(0) +h(1)+h(2)+h(3)表42(b) 地址高4位LUT D7D6D5D4函數(shù)值000000001h(4)0010h(5)0011h(4)+h(5)0100h(6)0101h(6)+h(4)…………1111h(4) +h(5)+h(6)+h(7)（5）樹狀移位加法器模塊樹狀移位加法模塊，通過一個樹狀的移位加法，最后實(shí)現(xiàn)卷積運(yùn)算。加法與地址碼形成單元首先實(shí)現(xiàn)B(i)=X(i)+X(Ni)的運(yùn)算，即考慮了濾波器系數(shù)的對稱性，把與相同兩個濾波系數(shù)相乘的兩個采樣值預(yù)先相加，以減少硬件規(guī)模。加此進(jìn)程的目的是方便仿真，硬件實(shí)現(xiàn)時不用。CycloneII系列FPGA提供兩個嵌入式鎖相環(huán)。為了完善設(shè)計(jì)，還應(yīng)該再加一個查找表生成模塊，用來根據(jù)外界輸入的系數(shù)自動修改查找表單元，而不是像設(shè)計(jì)中那樣，為了改變?yōu)V波器的功能，人為的修改查找表單元。(2) 輸入模塊輸入模塊的主要功能是完成對輸入數(shù)據(jù)的處理，為后續(xù)電路作準(zhǔn)備。所得單位沖激響應(yīng)系數(shù)如表41所示：表41 FIR低通數(shù)字濾波器系數(shù)序數(shù)序列FIR濾波器的參數(shù)序數(shù)序列h(0)h(15)h(1)h(14)h(2)h(13)h(3)h(12)h(4)h(11)h(5)h(10)h(6)h(9)h(7)h(8)計(jì)算的結(jié)果可通過File下的菜單中的Export命令取出，點(diǎn)擊Export打開對話框，如圖所示，點(diǎn)擊OK可將濾波器系數(shù)數(shù)據(jù)存放到當(dāng)前工作空間，并且以Num命名。 基于Matlab的FIR數(shù)字低通濾波器抽頭系數(shù)的提取 濾波器的設(shè)計(jì)指標(biāo)采樣頻率：10MHz截止頻率：100KHz類型：低通階數(shù)：凱澤窗函數(shù)16階系數(shù) 濾波器的具體設(shè)計(jì)方法啟動Matlab設(shè)計(jì)軟件后，依次打開start→Toolboxes→Filter Design→Filter Design amp。(5)VHDL對設(shè)計(jì)項(xiàng)目的描述具有獨(dú)立性，實(shí)際設(shè)計(jì)者可以在不懂硬件的結(jié)構(gòu)，不知最終實(shí)現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨(dú)立的設(shè)計(jì)。這一點(diǎn)符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計(jì)完成必須由多人甚至由多個開發(fā)組共同并行工作才能實(shí)現(xiàn)的市場需求。(2)VHDL具有豐富的仿真語句和庫函數(shù)，在設(shè)計(jì)早期，即尚未完成設(shè)計(jì)時，就可以就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時可對設(shè)計(jì)項(xiàng)目進(jìn)行仿真模擬。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。自IEEE公布了VHDL(IEEE1076)的標(biāo)準(zhǔn)版本之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宜布自己的設(shè)計(jì)工具可以和VHDL接口。鎖相環(huán)可以完成分頻、倍頻、移相等關(guān)于時鐘的基本操作。CYLONEII系列FPGA器件內(nèi)部嵌有硬件乘法器，可以完成高速乘法運(yùn)算操作。邏輯單元結(jié)構(gòu)圖如圖35所示。這些資源模塊通過FPGA內(nèi)部的各種連接通路連接起來。CYLONEII系列FPGA器件嵌有乘法器，這些乘法器可用于完成高速乘法操作，使得CYLONEII系列FPGA器件的數(shù)字信號處理能力得到增強(qiáng)。圖33 查找表結(jié)構(gòu)圖由于設(shè)計(jì)人員可以將存儲在片外的EPPROM或者計(jì)算機(jī)的配置數(shù)據(jù)控制加載到FPGA器件中進(jìn)而實(shí)現(xiàn)在現(xiàn)場修改器件的邏輯功能，F(xiàn)PGA得到了普遍的應(yīng)用。圖32 FPGA/CPLD開發(fā)流程圖 FPGA介紹可編程邏輯器件PLD(Programmable Logic Devices)是ASIC(Application Specific Integrated Circuits)的一個重要分支。B．易于引腳分配和時鐘約束。 QUARTUS II軟件介紹QUARTUS II是ALTERA公司在21世紀(jì)初推出的FPGA/CPLD開發(fā)環(huán)境，是ALTERA前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+PLUS II的更新?lián)Q代產(chǎn)品，其功能強(qiáng)大，界面友好，使用簡便。這就是：（1）帶有加/減控制的累加器（2）采用具有一個額外輸入的ROM使用最常見的可轉(zhuǎn)換累加器，因?yàn)長UT表中額外的輸入位還需一個兩倍字長的LUT表。圖27 移位加法器DA體系結(jié)構(gòu)下面我們要討論的是如何修復(fù)式（215）使之能夠處理有符號補(bǔ)碼。也就是說預(yù)先編程個字的一個LUT，以接受一個N位輸入向量，輸出為。分布式算法（Distributed Arithmetic，DA）是一項(xiàng)重要的FPGA技術(shù)，它廣泛地應(yīng)用在計(jì)算積之和之中【14】。（7）降低成本使用FPGA器件實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)時，如果僅從器件本身的價格考慮，有時還看不出來它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用FPGA的成本優(yōu)越性是很明顯的。因此，使用FPGA器件可大大縮短系統(tǒng)的設(shè)計(jì)周期，加快產(chǎn)品投放市場的速度，提高產(chǎn)品的競爭能力。使用FPGA器件減少了實(shí)現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點(diǎn)數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。可編程邏輯芯片內(nèi)的組件門數(shù)高，一片F(xiàn)PGA可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一個系列。比較以上三種濾波器的設(shè)計(jì)方法，在同樣的階數(shù)下，等波紋切比雪夫逼近法可以獲得最佳的頻率特性和衰耗特性，具有通帶和阻帶平坦，過渡帶窄等優(yōu)點(diǎn)。Transform），求得脈沖響應(yīng)，然后利用加窗函數(shù)對它進(jìn)行截?cái)嗪推交詫?shí)現(xiàn)一個物理可實(shí)現(xiàn)且具有線性相位的FIR數(shù)字濾波器的設(shè)計(jì)目的。 三種設(shè)計(jì)方法的比較【12】綜述可得，窗函數(shù)法設(shè)計(jì)的基本思想是把給定的頻率響應(yīng)通過離散時間傅里葉逆變換IDTFT（Inverse濾波器的通帶最大衰減和阻帶最小衰減與通帶和阻帶的振蕩波紋幅度和的換算關(guān)系為： (212) (213)等波紋最佳逼近法的設(shè)計(jì)，在于找到濾波器的系數(shù)向量，使得在通帶和阻帶頻帶內(nèi)的最大絕對值幅度誤差為最小。定義加權(quán)幅度誤差函數(shù)為 (210)式中為幅度誤差加權(quán)函數(shù)，用來控制不同頻帶的幅度逼近誤差。，得到。過渡帶的采樣點(diǎn)個數(shù)m與所設(shè)計(jì)的濾波器的阻帶最小衰減有關(guān)，具體如表22所示。圖26 頻率設(shè)計(jì)法流程為了保證具有線性相位條件，其單位采樣響應(yīng)是實(shí)序列，且滿足條件。D. 計(jì)算理想濾波器的單位脈沖響應(yīng)，即。一般阻帶最小衰減達(dá)到40dB以上。但是這兩個標(biāo)準(zhǔn)之間彼此是有矛盾的，即主瓣寬度越大，旁瓣水平才可能越低。吉布斯效應(yīng)直接影響到濾波器的性能，因?yàn)橥◣?nèi)的波動會影響到濾波器的平穩(wěn)性，阻帶內(nèi)的波動則影響阻帶最小衰減。可以預(yù)見，使用這種方法截取的序列越長，對理想的幅頻特性逼近的越好。 窗函數(shù)法一個理想低通濾波器的幅頻特性如圖25所示。圖24 級聯(lián)型結(jié)構(gòu)從圖中可以看出，級聯(lián)型結(jié)構(gòu)每產(chǎn)生一個輸出，需要次乘法，次加法。以嚴(yán)格線性相位，N為偶數(shù)的FIR濾波器為例，如圖23所示。（1）直接型結(jié)構(gòu)由式22可直接畫出FIR數(shù)字濾波器的直接型結(jié)構(gòu)，如圖22所示。這使得FIR數(shù)字濾波器在信號無失真?zhèn)鬏?、?shù)據(jù)通信、圖像傳輸與處理、語音信號處理等有線性相位要求的領(lǐng)域應(yīng)用廣泛。H(z)為該數(shù)字濾波系統(tǒng)的單位脈沖響應(yīng)h(n)的Z變換，即： (21) 若h(n)為無限長序列，則得到的數(shù)字濾波器為IIR數(shù)字濾波器，又稱遞歸濾波器；反之，若h(n)為有限長序列，則得到的數(shù)字濾波器為FIR濾波器，也稱非遞歸濾波器。下面將首先介紹一下數(shù)字濾波器，然后重點(diǎn)討論FIR數(shù)字濾波器的設(shè)計(jì)原理和結(jié)構(gòu)。但是，DA算法中的查找表的規(guī)模隨著FIR數(shù)字濾波器長度的增加呈指數(shù)增長，而且隨著濾波器系數(shù)的位數(shù)的增加，查找表的規(guī)模也會增加，這將極大的增加設(shè)計(jì)的硬件規(guī)模。分布式算法可以很好地在FPGA(Field Programmable Gate Array)中實(shí)現(xiàn)，然而卻不能有效的在DSP處理器中實(shí)現(xiàn)，所以采用FPGA使用分布式算法實(shí)現(xiàn)FIR數(shù)字濾波器有著很好的發(fā)展前景。它們體積小、保密性好，具有極高的性能，然而靈活性差。硬件實(shí)現(xiàn)即是設(shè)計(jì)專門的數(shù)字濾波硬件，采用硬件實(shí)現(xiàn)的方法一般都比采用軟件實(shí)現(xiàn)方法要困難得多，目前主要采用的方法有以下幾種【8】：（1）采用DSP(Digital Signal Processing)處理器實(shí)現(xiàn)DSP處理器是專為數(shù)字信號處理而設(shè)計(jì)的，如TI公司的TMS32OCX系列，AD公司的ADSPZXI，ADSP210X系列等。軟件實(shí)現(xiàn)方法即是在通用的微型計(jì)算機(jī)上用軟件實(shí)現(xiàn)。分布式算法在完成乘累加功能時是通過將各輸入數(shù)據(jù)每一對應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)行相加形成相應(yīng)的部分積，然后再對各個部分積累加產(chǎn)生最終結(jié)果【6】，而傳統(tǒng)算法是等到所有乘積已經(jīng)產(chǎn)生之后再來相加來完成乘累加運(yùn)算的。但由于一個8*8位的乘法器輸出為16位，為了得到正確的16位結(jié)果，串行輸入的二進(jìn)制補(bǔ)碼數(shù)要進(jìn)行符號位擴(kuò)展，即將串行輸入的8位二進(jìn)制補(bǔ)碼前補(bǔ)8個0(對正數(shù))或8個1(對負(fù)數(shù))后才輸入乘法器。 國內(nèi)外研究現(xiàn)狀在國內(nèi)外的研究中，設(shè)計(jì)FIR濾波器所涉及的乘法運(yùn)算方式有：并行乘法、位串行乘法和分布式算法的乘法。按照數(shù)字濾波器（DF）的特性，可分為線性與非線性、因果與非因果、無限長沖激響應(yīng)(IIR)與有限長沖激響應(yīng)(FIR)等類型。數(shù)字濾波器能滿足濾波器對幅度和相位特性的嚴(yán)格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。我國在上世紀(jì)50年代后期開始廣泛使用濾波器，主要應(yīng)用在報路和話路濾波。1 緒 論 引言濾波技術(shù)是信號分析、信號處理技術(shù)中的重要分支。在電子系統(tǒng)中，由于濾波器的好壞直接影響系統(tǒng)的性能，所以濾波技術(shù)已成為備受關(guān)注而熱門的課題，濾波器的研制已受到各國研究者越來越多的重視。數(shù)字濾波器一般由寄存器、延時器、加法器和乘法器等基本數(shù)字電路來實(shí)現(xiàn)。隨著電子計(jì)算機(jī)和大規(guī)模集成電路技術(shù)的發(fā)展，數(shù)字濾波器可用計(jì)算機(jī)軟件實(shí)現(xiàn)，也可用大規(guī)模集成數(shù)字硬件實(shí)時實(shí)現(xiàn)，數(shù)字濾波器已具備了高精度、高可靠性、可程控改變性或復(fù)用、便于集成等眾多優(yōu)點(diǎn)【3】。相對于IIR濾波器，F(xiàn)IR濾波器具有易于實(shí)現(xiàn)和系統(tǒng)絕對穩(wěn)定的優(yōu)勢，因此得到廣泛的應(yīng)用【4】。位串行乘法器的實(shí)現(xiàn)方法主要是通過對乘法運(yùn)算進(jìn)行分解，用加法器來完成乘法的功能，也即無乘法操作的乘法器。分布式算法(distributed arithmetic，AD)的主要特點(diǎn)是巧妙的利用ROM查找表將固定系數(shù)的乘累加(Multiplyaccumulator，MAC)運(yùn)算轉(zhuǎn)化為查表操作，它與傳統(tǒng)算法實(shí)現(xiàn)乘累加運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同。FIR數(shù)字濾波器的實(shí)現(xiàn)，大體可以分為軟件實(shí)現(xiàn)和硬件實(shí)現(xiàn)方法兩種。但是這種方法速度慢，難以對信號進(jìn)行實(shí)時處理，雖然可以用快速傅立葉變換算法來加快計(jì)算速度，但要達(dá)到實(shí)時處理要付出很高的代價，因而多用于教學(xué)與科研【7】。（2）采用固定功能的專用信號處理器來實(shí)現(xiàn)適用于過程固定而又追求高速的信號處理任務(wù)，是以指定的算法來確定它的結(jié)構(gòu)