多進(jìn)制數(shù)字相位調(diào)制(mpsk)系統(tǒng)-全文預(yù)覽
【正文】 q=0 then q=1。139。中間寄存器signal yy:std_logic_vector(1 downto 0)。 y : out STD_LOGIC)。use 。感謝老師的教育和督促，感謝同學(xué)們的幫助，這次課設(shè)我真的感悟良多，受益匪淺，我對(duì)科學(xué)技術(shù)的渴求和探索仍將繼續(xù)，永不停止。為了課設(shè)目標(biāo)的完成，我用了最快的時(shí)間最高的效率，綜合書(shū)籍網(wǎng)絡(luò)資料各種資料，終于達(dá)到了可以自己編寫(xiě)的程度。通過(guò)本次設(shè)計(jì)，讓我學(xué)到了一些在課堂學(xué)不到的知識(shí)和能力，如查找資料、篩選信息并將有用信息運(yùn)用到實(shí)際中，很好的鍛煉了理論聯(lián)系實(shí)際，與具體項(xiàng)目、課題相結(jié)合開(kāi)發(fā)的能力。清晰波形圖見(jiàn)附錄3。調(diào)試中發(fā)現(xiàn)的另一個(gè)問(wèn)題是毛刺問(wèn)題，因在q=1時(shí)yyy可能處在跳變過(guò)程，該跳變也會(huì)被輸出，解決方法是延遲1ns再輸出。程序中的個(gè)進(jìn)程以寄存xx周期末數(shù)據(jù)的yy為敏感列表完成表32的轉(zhuǎn)換。解調(diào)信號(hào)說(shuō)明如表32所示。時(shí)鐘和激勵(lì)分別在兩個(gè)進(jìn)程中。唯一的進(jìn)程通過(guò)對(duì)clk分頻，得到4種相位；并完成基帶信號(hào)的串并轉(zhuǎn)換。并且確認(rèn)了關(guān)聯(lián)文件后，ISE會(huì)自動(dòng)進(jìn)行空實(shí)體聲明，信號(hào)賦初值，結(jié)構(gòu)體建立，元件配置和例化，生成進(jìn)程框架等程序的書(shū)寫(xiě)，余下的工作十分簡(jiǎn)單 調(diào)制系統(tǒng)程序設(shè)計(jì)調(diào)制系統(tǒng)程序見(jiàn)附錄1。因?yàn)樗械妮斎氩ㄐ魏洼d波均只有四種，且數(shù)字系統(tǒng)較難使用直接調(diào)相法和相干解調(diào)法，調(diào)制采用相位選擇法，解調(diào)部分則枚舉各個(gè)載波情況分別譯碼。（Download）下載（Download）即編程（Program）設(shè)計(jì)開(kāi)發(fā)的最后步驟就是將已經(jīng)仿真實(shí)現(xiàn)的程序下載到開(kāi)發(fā)板上，進(jìn)行在線調(diào)試或者說(shuō)將生成的配置文件寫(xiě)入芯片中進(jìn)行測(cè)試。ISE集成的實(shí)現(xiàn)工具主要有約束編輯器Constraints Editor）、引腳與區(qū)域約束編輯器（PACE）、時(shí)序分析器（Timing Analyzer）、FPGA底層編輯器（FGPA Editor）、芯片觀察窗（Chip Viewer）和布局規(guī)劃器（Floorplanner）等。一般來(lái)說(shuō)，綜合是針對(duì)VHDL來(lái)說(shuō)的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件，即構(gòu)成對(duì)應(yīng)的映射關(guān)系。利用Xilinx公司的ISE開(kāi)發(fā)設(shè)計(jì)軟件的工程設(shè)計(jì)流程，具體分為五個(gè)步驟：即輸入（Design Entry）、綜合（Synthesis）、實(shí)現(xiàn)(Implementation)、驗(yàn)證（Verification）、下載（Download）。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。當(dāng)調(diào)制為低電平時(shí)，譯碼器1根據(jù)q值，送入加法器xx相應(yīng)的數(shù)據(jù)。 表21 nπ/4判決器的判決準(zhǔn)則表 4PSK調(diào)制與解調(diào)系統(tǒng)設(shè)計(jì)MPSK調(diào)制電路系統(tǒng)框圖如圖24，電路符號(hào)圖中沒(méi)有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。當(dāng)判決器按極性判決時(shí)，若正抽樣值判為1，負(fù)抽樣值判為0，則可將調(diào)相信號(hào)解調(diào)為相應(yīng)的數(shù)字信號(hào)。此法是一種正交相平解調(diào)法，又稱極性比較法，原理圖如圖23。如果產(chǎn)生π/2系統(tǒng)的PSK信號(hào)，只需把載波移相π/4后再加到乘法器上即可。串行輸入的二進(jìn)制碼，兩位分成一組。圖21 相位選擇法產(chǎn)生4PSK信號(hào)（B方式）方框圖圖21產(chǎn)生的是B方式的4PSK信號(hào)。圖中，四相載波發(fā)生器產(chǎn)生4PSK信號(hào)所需的四種不同相位的載波。這種由兩個(gè)碼元構(gòu)成一種狀態(tài)的符號(hào)碼元稱為雙比特碼元。多相制信號(hào)常用的產(chǎn)生方法有：直接調(diào)相法及相位選擇法。多進(jìn)制相移鍵控也分為多進(jìn)制絕對(duì)相移鍵控和多進(jìn)制相對(duì)（差分）相移鍵控。調(diào)制方法采用簡(jiǎn)便的相位選擇法，且略去模擬電路系統(tǒng)部分，僅對(duì)數(shù)字系統(tǒng)進(jìn)行設(shè)計(jì)。AbstractMultiple Phase Shift Keying (MPSK multiple phase shift keying) is also called multiphase system, which is the promotion of the twophase system. It is the modulation to characterize digital information using the different carrier’s phase state. Similar with the Binary Digital Phase Modulation, it has the absolute phase modulation (MPSK) and phase modulation (MDPSK) as the two kinds of modulation methods.This article is mainly about the Multiple Phase Shift Keying system (MPSK) based on Xilinx ISE simulation software design, setting 4PSK as an example. The modulation method is the simple phaseselection method. It only concentrates on the design of digital system, neglecting the analog circuit system.Keywords: Multiple Phase Shift Keying MPSK Xilinx ISE phaseselection method 摘 要多進(jìn)制數(shù)字相位調(diào)制（MPSK multiple phase shift keying）又稱多相制，是二相制的推廣。本文主要研究基于Xilinx ISE仿真軟件設(shè)計(jì)的多進(jìn)制數(shù)字相位調(diào)制(MPSK)系統(tǒng)，以4PSK系統(tǒng)為例。如果載波
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