verilog-實(shí)驗(yàn)指導(dǎo)書-全文預(yù)覽
【正文】 仿真 因?yàn)榉抡娣譃榍胺抡婧秃蠓抡?，下面分別說明如何操作。點(diǎn)ViewSourceShow Language Templates然后會(huì)出現(xiàn)一個(gè)加載工程，接著你會(huì)發(fā)現(xiàn)在剛才的文檔編輯窗口左邊出現(xiàn)了一個(gè)Language Templates窗口,見下圖。 我們可以在modelsim內(nèi)直接編寫Testbench，而且modelsim還提供了常用的各種模板?；蛟诿钚休斎雟log 。另一種方法是在Transcript窗口輸入以下命令： vlib work /* 庫名 */ vmap work work /* 映射的邏輯名稱 存放的物理路徑 */ 如果要?jiǎng)h除某庫，只需選中該庫名，點(diǎn)右鍵選擇Delete即可。例如想要對綜合在cyclone芯片中的設(shè)計(jì)做后仿真，就需要有一個(gè)名為cyclone_ver的資源庫。 仿真庫是存儲(chǔ)已編譯設(shè)計(jì)單元的目錄，modelsim中有兩類仿真庫，一種是工作庫，默認(rèn)的庫名為work,另一種是資源庫。一般來說后仿真是必選的，檢查設(shè)計(jì)時(shí)序與實(shí)際的FPGA運(yùn)行情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。 前仿真 前仿真也稱為功能仿真，主旨在于驗(yàn)證電路的功能是否符合設(shè)計(jì)要求，其特點(diǎn)是不考慮電路門延遲與線延遲，主要是驗(yàn)證電路與理想情況是否一致。它支持Verilog、VHDL以及他們的混合仿真，它可以將整個(gè)程序分步執(zhí)行，使設(shè)計(jì)者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時(shí)刻都可以查看任意變量的當(dāng)前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比quartus自帶的仿真器功能強(qiáng)大的多，是目前業(yè)界最通用的仿真器之一。 100 reset = 1。 always `clk_cycle clk = ～clk。 always (posedge clk_in) begin if(!reset) clk_out=0。// : Module half_clk(reset,clk_in,clk_out)。下面是一個(gè)1/2分頻器的可綜合模型。 //調(diào)用模塊。 b=0。 b=1。 initial //initial常用于仿真時(shí)信號(hào)的給出。 測試模塊源代碼： `timescale 1ns/1ns //定義時(shí)間單位。 output equal。在Verilog HDL中，描述組合邏輯時(shí)常使用assign結(jié)構(gòu)。二 實(shí)驗(yàn)原理與內(nèi)容這是一個(gè)可綜合的數(shù)據(jù)比較器，很容易看出它的功能是比較數(shù)據(jù)a與數(shù)據(jù)b，如果兩個(gè)數(shù)據(jù)相同，則給出結(jié)果1，否則給出結(jié)果0。 input a,b。 endmodule 測試模塊用于檢測模塊設(shè)計(jì)得正確與否，它給出模塊的輸入信號(hào)，觀察模塊的內(nèi)部信號(hào)和輸出信號(hào)，如果發(fā)現(xiàn)結(jié)果與預(yù)期的有所偏差，則要對設(shè)計(jì)模塊進(jìn)行修改。 wire equal。 100 a=0。 100 a=1。 end pare pare1(.equal(equal),
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