【正文】 盡量提高“轉(zhuǎn)換”速度，如安排一個(gè)特定的算法（如黃金分割法）進(jìn)行快速搜索。 ELSE 00000000 。如果是高電平，繼續(xù)搜索 END IF。 THEN IF LM311 = 39。 THEN CQI = 00000000。ARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQI : STD_LOGIC_VECTOR(7 DOWNTO 0) 。 LM311輸出，由PIO37口進(jìn)入FPGA CLR : IN STD_LOGIC。USE 。實(shí)驗(yàn)操作中，首先調(diào)諧電位器輸出一個(gè)電壓值，然后用CLR復(fù)位一次，接著即可從數(shù)碼管上看到與被測(cè)電壓成正比的數(shù)值。注意，撥碼5向下后，能將FPGA的PIO37腳與LM311的輸出端相接。實(shí)驗(yàn)步驟如下：首先鎖定引腳，編譯。其工作原理是：當(dāng)被測(cè)模擬信號(hào)電壓vi接于LM311的“+”輸入端時(shí)，由FPGA產(chǎn)生自小到大的搜索數(shù)據(jù)加于DAC0832后，LM311的“”端將得到一個(gè)比較電壓vc；當(dāng)vcvi時(shí)，LM311的“1”腳輸出高電平’1’， 而當(dāng)vcvi時(shí)，LM311輸出低電平。4．實(shí)驗(yàn)思考題在不改變?cè)a功能的條件下將例81表達(dá)成用狀態(tài)碼直接輸出型的狀態(tài)機(jī)。這樣就能通過實(shí)驗(yàn)系統(tǒng)左下的AIN1輸入端與電位器相接，并將信號(hào)輸入0809的IN1端）。測(cè)試步驟：，由對(duì)應(yīng)的電路圖可見，ADC0809的轉(zhuǎn)換時(shí)鐘CLK已經(jīng)事先接有750kHz的頻率，引腳鎖定為：START接PIO34，OE（ENABLE）接PIO35，EOC接PIO8，ALE接PIO33，狀態(tài)機(jī)時(shí)鐘CLK接clock0，ADDA接PIO32(ADDB和ADDC都接GND)，ADC0809的8位輸出數(shù)據(jù)線接PIO23～PIO16，鎖存輸出Q顯示于數(shù)碼8/數(shù)碼7(PIO47～PIO40)。 END PROCESS LATCH1 。139。) THEN current_state=next_state。 END PROCESS COM 。139。039。 next_state = st4。LOCK=39。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。139。039。039。OE=39。START=39。039。039。 LOCK0 = LOCK 。039。 SIGNAL LOCK : STD_LOGIC。 8位數(shù)據(jù)輸出END ADCINT。 轉(zhuǎn)換開始信號(hào)OE : OUT STD_LOGIC。 來自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK : IN STD_LOGIC。當(dāng)模擬量送至某一輸入端(如IN1或IN2等)，由3位地址信號(hào)選擇，而地址信號(hào)由ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號(hào)，當(dāng)啟動(dòng)轉(zhuǎn)換約100μs 后，EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若使輸出使能信號(hào)OE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線，至此ADC0809的一次轉(zhuǎn)換結(jié)束。2．實(shí)驗(yàn)原理ADC0809的采樣控制原理已在教材中作了詳細(xì)說明(實(shí)驗(yàn)程序用例81)。（4）仿真； （5）引腳鎖定、下載和硬件測(cè)試 ； （6）使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測(cè)試；圖72 SignalTapII數(shù)據(jù)窗的實(shí)時(shí)信號(hào)（7）對(duì)配置器件EPCS4/EPCS1編程 （8）了解此工程的RTL電路圖圖73 工程singt的RTL電路圖2）修改例71的數(shù)據(jù)ROM文件，設(shè)其數(shù)據(jù)線寬度為8，地址線寬度也為8，初始化數(shù)據(jù)文件使用MIF格式，用C程序產(chǎn)生正弦信號(hào)數(shù)據(jù)，最后完成以上相同的實(shí)驗(yàn)。性能良好的正弦信號(hào)發(fā)生器的設(shè)計(jì)要求此3部分具有高速性能，且數(shù)據(jù)ROM在高速條件下，占用最少的邏輯資源，設(shè)計(jì)流程最便捷，波形數(shù)據(jù)獲最方便。還應(yīng)該注意，DAC0832電路須接有+/－12V電壓：GW48系統(tǒng)的+/12V電源開關(guān)在系統(tǒng)左側(cè)上方。信號(hào)輸出的D/A使用實(shí)驗(yàn)系統(tǒng)上的DAC0832，注意其轉(zhuǎn)換速率是1μs，其引腳功能簡(jiǎn)述如下：ILE：數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在＋5V上；WRWR2：寫信號(hào)2，低電平有效；XFER：數(shù)據(jù)傳送控制信號(hào)，低電平有效；VREF：基準(zhǔn)電壓，可正可負(fù)，－10V～＋10V；RFB：反饋電阻端；IOUT1/IOUT2：電流輸出端。 Q1作為地址發(fā)生器計(jì)數(shù)器END IF。 設(shè)定內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器 BEGINPROCESS(CLK ) LPM_ROM地址發(fā)生器進(jìn)程 BEGINIF CLK39。6位地址信號(hào) inclock : IN STD_LOGIC 。ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC。最后完成EPCS1配置器件的編程。實(shí)驗(yàn)七 正弦信號(hào)發(fā)生器的設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康倪M(jìn)一步熟悉QuartusII及其LPM_ROM與FPGA硬件資源的使用方法。 END IF。 THEN FOUT = 39。139。 END PROCESS P_REG 。 否則繼續(xù)作加1計(jì)數(shù) FULL = 39。 THEN IF CNT8 = 11111111 THEN CNT8 := D。BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)?！纠?1】LIBRARY IEEE?？蛇x實(shí)驗(yàn)電路模式1（參考附錄圖3）；鍵2/鍵1負(fù)責(zé)輸入8位預(yù)置數(shù)D(PIO7PIO0)；CLK由clock0輸入，頻率選65536Hz或更高(確保分頻后落在音頻范圍)；輸出FOUT接揚(yáng)聲器(SPKER)。2．實(shí)驗(yàn)原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。對(duì)該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出仿真波形。 END CASE 。 WHEN 13 = SG = 1011110。 WHEN 9 = SG = 1101111。 WHEN 5 = SG = 1101101。 WHEN 1 = SG = 0000110。 THEN CNT8 = CNT8 + 1。 END PROCESS P1。 WHEN 111 = BT = 10000000 。 WHEN 101 = BT = 00100000 。 WHEN 011 = BT = 00001000 。 WHEN 001 = BT = 00000010 。ARCHITECTURE one OF SCAN_LED IS SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0)。ENTITY SCAN_LED IS PORT ( CLK : IN STD_LOGIC。程序中CNT8是一個(gè)3位計(jì)數(shù)器，作掃描計(jì)數(shù)信號(hào)，由進(jìn)程P2生成；進(jìn)程P3是7段譯碼查表輸出程序，與例51相同；進(jìn)程P1是對(duì)8個(gè)數(shù)碼管選通的掃描程序，例如當(dāng)CNT8等于001 時(shí)，K2對(duì)應(yīng)的數(shù)碼管被選通，同時(shí)，A被賦值3，再由進(jìn)程P3譯碼輸出1001111，顯示在數(shù)碼管上即為“3”；當(dāng)CNT8掃變時(shí)，將能在8個(gè)數(shù)碼管上顯示數(shù)據(jù)：13579BDF 。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。（5）為此項(xiàng)設(shè)計(jì)加入一個(gè)可用于SignalTap II采樣的獨(dú)立的時(shí)鐘輸入端（采用時(shí)鐘選擇clock0=12MHz，計(jì)數(shù)器時(shí)鐘CLK分別選擇256Hz、16384Hz、6MHz），并進(jìn)行實(shí)時(shí)測(cè)試。引腳鎖定后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)。END behav。039。 END IF。039。 THEN 檢測(cè)時(shí)鐘上升沿 IF EN = 39。) 。 BEGIN IF RST = 39。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)?！纠?1】LIBRARY IEEE。 END PROCESS ?！纠?2】...PROCESS (CLK，D) BEGIN IF CLK = 39。 END PROCESS 。EVENT AND CLK = 39。 Q : OUT STD_LOGIC )?！纠?1】LIBRARY IEEE 。對(duì)于引腳鎖定和實(shí)驗(yàn)，建議選電路模式6，用數(shù)碼8顯示譯碼輸出，用鍵3作為時(shí)鐘輸入(每按2次鍵為1個(gè)時(shí)鐘脈沖)，或直接接時(shí)鐘信號(hào)clock0。（2）引腳鎖定及硬件測(cè)試。 WHEN OTHERS = NULL 。 WHEN 1100 = LED7S = 0111001 。 WHEN 1000 = LED7S = 1111111 。 WHEN 0100 = LED7S = 1100110 。 ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S = 0111111 。 USE 。3．實(shí)驗(yàn)內(nèi)容（1）說明例21中各語(yǔ)句的含義，以及該例的整體功能。2．實(shí)驗(yàn)原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實(shí)現(xiàn)。通過短路帽選擇clock0接256Hz信號(hào)，clock5接1024Hz，clock2接8Hz信號(hào)。END ARCHITECTURE one 。 THEN y = a 。 y : OUT BIT )。 END COMPONENT ；... u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp)。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。2．實(shí)驗(yàn)內(nèi)容（1）首先利用QuartusⅡ完成2選1多路選擇器（例11）的文本編輯輸入()和仿真測(cè)試等步驟，給出圖11所示的仿真波形。 y : OUT STD_LOGIC)?！纠?1】 ENTITY mux21a IS PORT ( a, b, s: IN BIT。039。END PROCESS。若選擇目標(biāo)器件是EP1C3，建議選實(shí)驗(yàn)電路模式5（附錄圖7），用鍵1(PIO0，引腳號(hào)為1)控制s0；用鍵2(PIO1，引腳號(hào)為2)控制s1；aa2和a1分別接clock5(引腳號(hào)為16)、clock0(引腳號(hào)為93)和clock2(引腳號(hào)為17)；輸出信號(hào)outy仍接揚(yáng)聲器spker(引腳號(hào)為129)。實(shí)驗(yàn)二 7段數(shù)碼顯示譯碼器設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí)VHDL的CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法。注意，這里沒有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要考慮，需要增加段h，例21中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)應(yīng)改為…(7 DOWNTO 0) 。圖21 7段譯碼器仿真波形【例21】 LIBRARY IEEE 。 END 。 WHEN 0011 = LED7S = 1001111 。 WHEN 0111 = LED7S = 0000111 。 WHEN 1011 = LED7S = 1111100 。 WHEN 1111 = LED7S = 1110001 。 END 。注意圖23中的tmp是4位總線，led是7位總線。2．實(shí)驗(yàn)內(nèi)容（1）根據(jù)QuartusII的設(shè)計(jì)開發(fā)流程，設(shè)計(jì)觸發(fā)器(使用例31)，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程。 D : IN STD_LOGIC 。 類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (CLK,Q1) BEGIN IF CLK39。 END IF。（2）設(shè)計(jì)鎖存器(使用例32)，同樣給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程。 END IF。2．實(shí)驗(yàn)原理實(shí)驗(yàn)程序?yàn)槔?1，原理參考教材相應(yīng)章節(jié)。ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC。A