【正文】 ，IDR=1；在第2個(gè)CLK上升沿到來(lái)時(shí)，將指令操作碼00111110送入DR，并直接送到內(nèi)部數(shù)據(jù)總線。 數(shù)據(jù)寄存器DR功能仿真 波形分析：輸入數(shù)據(jù)設(shè)置從00000000開(kāi)始遞增1，EDR和IDR設(shè)置為01交替且在時(shí)鐘上升沿是不變化的，當(dāng)IDR=1且時(shí)鐘信號(hào)CLK上升沿到來(lái)時(shí)，將被選中的存儲(chǔ)單元中的數(shù)據(jù)存入DR。END IF。END DR。 IDR:IN STD_LOGIC。當(dāng)EDR=1時(shí)DR輸出成高阻態(tài)；當(dāng)EDR=0時(shí)，DR將所存儲(chǔ)數(shù)據(jù)送到數(shù)據(jù)總線。END A。 BEGIN IF(CS=’0’) THEN IF(WR=’0’) THEN MEM(CONV_INTEGER(ADDR(2 DOWNTO 0))):=DIN。 ADDR:IN STD_LOGIC_VECTOR(2 DOWNTO 0))。USE 。 存儲(chǔ)器RAM 說(shuō)明：用于存儲(chǔ)程序和數(shù)據(jù) 存儲(chǔ)器RAM程序流程圖 說(shuō)明：計(jì)算機(jī)是按事先編寫的程序進(jìn)行運(yùn)算的，首先將編寫好的程序?qū)懭氪鎯?chǔ)器，計(jì)算機(jī)在運(yùn)行過(guò)程中對(duì)存儲(chǔ)器進(jìn)行讀寫操作。 END IF。 ADDR_OUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。USE 。 程序計(jì)數(shù)器功能仿真 波形分析：時(shí)鐘信號(hào)CLK周期設(shè)為10ns，前20nsCLR信號(hào)設(shè)為低電平，程序計(jì)數(shù)器清零輸出為000，第20ns之后CLR=1，程序計(jì)數(shù)器開(kāi)始隨時(shí)鐘上升沿開(kāi)始計(jì)數(shù)，輸出地址為000，001，010，011，100，101，110，111。 END IF。ARCHITECTURE A OF PC ISSIGNAL QOUT:STD_LOGIC_VECTOR(2 DOWNTO 0)。USE 。由于模型計(jì)算機(jī)只有5個(gè)字節(jié)的機(jī)器碼，所以程序計(jì)數(shù)器PC的輸出只使用3位，當(dāng)IPC=0時(shí)，計(jì)數(shù)器保持原狀態(tài)；IPC=1時(shí)，計(jì)數(shù)器處于計(jì)數(shù)狀態(tài)，當(dāng)時(shí)鐘信號(hào)CLK上升沿到來(lái)時(shí)，做加1運(yùn)算。END A。 CLK_TEMP=NOT CLK_TEMP。ARCHITECTURE A OF CLK_SOURCE ISSIGNAL CLK_TEMP:STD_LOGIC。USE 。在此仿真圖中為了清晰其功能把DATA_IN設(shè)置成00111110，11100110，01110110，循環(huán)，,LD,HALT依次使能，證明此功能模塊設(shè)計(jì)成功。END A。HALT=’1’。ADD=’1’。PROCESS(CLK,REGQ)BEGIN CASE REGQ IS WHEN”00111110”=LD=’1’。BEGIN PROCESS(CLK,IIR) BEGINIF(CLK’EVENT AND CLK=’1’)THEN IF(IIR=’0’)THEN REGQ=DATA_IN。 CLK:IN STD_LOGIC。 LIBRARY IEEE。 節(jié)拍發(fā)生器仿真波形圖 波形分析：根據(jù)輸入的時(shí)鐘信號(hào)以8個(gè)時(shí)鐘周期為一個(gè)大周期發(fā)生一個(gè)節(jié)拍脈沖，從T0到T7依次循環(huán)發(fā)生，節(jié)拍發(fā)生器模塊功能設(shè)計(jì)成功。 TEMP(7)=TEMP(6)。 TEMP(3)=TEMP(2)。 TEMP(7)=’0’。 TEMP(3)=’0’。 T7=TEMP(7)。 T3=TEMP(3)。ARCHITECTURE A OF COUNTER ISSIGNAL TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。 節(jié)拍發(fā)生器 說(shuō)明：用于產(chǎn)生T0T7的8個(gè)節(jié)拍脈沖信號(hào)，是模型機(jī)按此節(jié)拍有序的工作 節(jié)拍發(fā)生器程序流程圖 說(shuō)明：輸入信號(hào)位CLR和CLK，當(dāng)CLR=0時(shí)賦初值，否則當(dāng)CLK上升沿到來(lái)時(shí)進(jìn)行環(huán)形移位，以實(shí)現(xiàn)節(jié)拍發(fā)生器功能。 ESUM=not(t6 and add)。 IA=not((t6 and ld)or(t6 and add ))。 END PROCESS。 ESUM=not(t6 and add)。 IA=not((t6 and ld)or(t6 and add ))。ARCHITECTURE A OF CTRL ISBEGIN PROCESS(LD,ADD,HALT) BEGIN IF (HALT=’1’) THEN IPC=’0’。 T0,T1,T2,T3,T4,T5,T6,T7：IN STD_LOGIC。USE 。 控制器模塊 說(shuō)明：控制模塊根據(jù)指令操作碼和時(shí)序信號(hào)，產(chǎn)生各種操作控制信號(hào) 控制器CTRL程序流程圖 說(shuō)明：輸入信號(hào)為三個(gè)操作指令信號(hào)LD,ADD,HALT和T0T7八個(gè)節(jié)拍脈沖及一個(gè)時(shí)鐘信號(hào)CLK，輸出為九個(gè)控制信號(hào)。ZZZZZZZZ39。 DATA_OUT= REGQ WHEN EA=39。) THEN REGQ=DATA_IN。END ACC。 IA:IN STD_LOGIC。當(dāng)輸入控制信號(hào)IA=0時(shí)，將輸入數(shù)據(jù)DATA_IN存入到REGQ中，當(dāng)輸出控制信號(hào)EA=0是將以存到REGQ中的輸入數(shù)據(jù)賦與輸出數(shù)據(jù)DATA_OUT輸出。 END A。 END ALU。 ISUM:IN STD_LOGIC。USE 。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，LD=1 T3：(PC)→MAR→ABUS,IMAR=0 T4：DBUS→DR,IDR=1 T5：(PC)+1→PC,IPC=1 T6：dbus→A,IA=0 T7：空 2）第二條指令A(yù)DD A，0 ；把A中6與立即數(shù)0相加，結(jié)果6送入累加器A。設(shè)計(jì)要求為： 1）總線結(jié)構(gòu)：?jiǎn)慰偩€，數(shù)據(jù)總線位數(shù)8位，地址總線3位 2）存儲(chǔ)器：存儲(chǔ)容量5*8位 3）操作控制器：實(shí)現(xiàn)指令操作碼所需的操作控制信號(hào) 4）運(yùn)算器：一個(gè)累加器，實(shí)現(xiàn)加法操作 5）指令系統(tǒng)規(guī)模：3指令 模型機(jī)邏輯框圖的設(shè)計(jì) 8位模型機(jī)邏輯框圖 模型機(jī)的指令系統(tǒng)設(shè)計(jì) 模型計(jì)算機(jī)可完成兩個(gè)立即數(shù)相加，并將相加結(jié)果送入累加器。在本課題中把模型機(jī)劃分了十個(gè)模塊分別是存儲(chǔ)器，時(shí)鐘信號(hào)源，節(jié)拍發(fā)生器，操作控制器，程序計(jì)數(shù)器，地址寄存器，累加器，算術(shù)邏輯單元，指令寄存器和指令譯碼器。 本課題基于Quartus II的設(shè)計(jì)流程 8位模型計(jì)算機(jī)的設(shè)計(jì)流程3 基于VHDL8位模型機(jī)的原理與設(shè)計(jì) 模型計(jì)算機(jī)的原理所謂模型計(jì)算機(jī)就是一計(jì)算機(jī)實(shí)際結(jié)構(gòu)為基礎(chǔ)，將其簡(jiǎn)化，能對(duì)輸入的信息進(jìn)行處理運(yùn)算，更便于分析設(shè)計(jì)。接下來(lái)我們一起來(lái)進(jìn)行設(shè)計(jì)的功能仿真。單擊對(duì)話框“Node Finder”按鈕后，彈出“Node Finder”對(duì)話框，在“Filter”后面的方框里選擇“Pin：all”，然后單擊“List”按鈕，在“Node Found”欄中列出了設(shè)計(jì)中的所有的輸入/輸出引腳號(hào)，選擇需要的引腳。 1）建立矢量波形文件。仿真分為功能仿真和時(shí)序仿真。 （4）編譯工程。 （2）輸入程序。Quartus II包含有MAX+PLUS II的GUI，且易于MAX+PLUS II的工程平穩(wěn)地過(guò)渡到Quartus II開(kāi)發(fā)環(huán)境。Altera與業(yè)界處于領(lǐng)先地位的EDA工具廠商組成ACCESS聯(lián)盟，確保了Altera EDA工具與這些支持Altera器件的EDA工具之間順暢接口。Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。Quartus II提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，其界面友好，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 －－程序包 ENTITY 實(shí)體名 IS －－實(shí)體 PORT(……)。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。通過(guò)功能仿真，在設(shè)計(jì)前期糾正缺陷和錯(cuò)誤，可以節(jié)省后期的時(shí)間，縮短整體開(kāi)發(fā)周期。模塊劃分是設(shè)計(jì)過(guò)程中的一個(gè)重要環(huán)節(jié)，這一步要花費(fèi)較多的時(shí)間和精力完成，從而保證整體最優(yōu)。通常情況下，開(kāi)發(fā)前期先設(shè)計(jì)總體方案，但總體放啊相對(duì)比較抽象，使用VHDL的設(shè)計(jì)人員必須分析電路所要實(shí)現(xiàn)的具體功能。 VHDL的特點(diǎn)： 運(yùn)用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)一般采用自頂向下分層設(shè)計(jì)的方法，首先從系統(tǒng)級(jí)功能設(shè)計(jì)開(kāi)始，對(duì)系統(tǒng)高層模塊進(jìn)行行為描述和功能仿真。20世紀(jì)80年代后期，美國(guó)國(guó)防部開(kāi)發(fā)的VHDL語(yǔ)言是IEEE標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，并且已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA公司的支持。美國(guó)國(guó)防部在20世紀(jì)80年代初為其超高速集成電路VHSIC計(jì)劃提出的硬件描述語(yǔ)言，它是硬件設(shè)計(jì)者和EDA工具之間的界面。 而模型計(jì)算機(jī)是將計(jì)算機(jī)的簡(jiǎn)化，實(shí)現(xiàn)相同功能，在理解和研究方面更方便，更快捷，由此更受到界內(nèi)人士的好評(píng)。 四代機(jī)出現(xiàn)以后，日、美、歐等從20世紀(jì)80年代開(kāi)始，積極開(kāi)展新一代計(jì)算機(jī)的研究，但由于對(duì)新一代計(jì)算機(jī)的過(guò)高期望，使得至今仍未有突破性進(jìn)展，還沒(méi)有哪一種計(jì)算機(jī)被人們公認(rèn)為新一代計(jì)算機(jī)的典型代表。每一次更新?lián)Q代都使計(jì)算機(jī)的體積和耗電量大大減小，功能大大增強(qiáng)，應(yīng)用領(lǐng)域進(jìn)一步拓寬。世界上第一臺(tái)電子數(shù)字式計(jì)算機(jī)于1946年2月15日在美國(guó)賓夕法尼亞大學(xué)研制成功，它的名稱叫ENIAC，是電子數(shù)值積分式計(jì)算機(jī)(The Electronic Numberical Intergrator and Computer)的縮寫。1995年，曙光1000大型機(jī)通過(guò)鑒定，其峰值可達(dá)每秒25億次。1988年，第一臺(tái)國(guó)產(chǎn)386微機(jī)——長(zhǎng)城386推出，中國(guó)發(fā)現(xiàn)首例計(jì)算機(jī)病毒。第四階段（1983—1992年） 1983年，國(guó)防科技大學(xué)研制成功“銀河I型”巨型計(jì)算機(jī)，運(yùn)算速度達(dá)到每秒1億次。1977年，中國(guó)第一臺(tái)微型計(jì)算機(jī)DJS050機(jī)研制成功。第三階段（1973—1982年） 1973年，中國(guó)第一臺(tái)百萬(wàn)次集成電路電子計(jì)算機(jī)研制成功，字長(zhǎng)48位，存儲(chǔ)容量13KB。1967年，新型晶體管大型通用數(shù)字計(jì)算機(jī)誕生。第二階段（1963—1972年） 1963年，中國(guó)第一臺(tái)大型晶體管電子計(jì)算機(jī)——109機(jī)研制成功。第一階段（1957—1962年） 1957年，哈爾濱工業(yè)大學(xué)研制成功了中國(guó)第一臺(tái)模擬式電子計(jì)算機(jī)。綜合運(yùn)用所學(xué)計(jì)算機(jī)組成原理知識(shí)和VHDL語(yǔ)言編程技術(shù)，在Quartus II環(huán)境下實(shí)現(xiàn)8位模型計(jì)算機(jī)功能并進(jìn)行波形仿真。關(guān)鍵詞：8位模型機(jī) ； Quartus II ；VHDL語(yǔ)言 IAbstract With the improvement of importance and indispensability in puter in people39。文中首先闡述了8位模型計(jì)算機(jī)的原理，然后對(duì)其十個(gè)功能模塊（算術(shù)邏輯運(yùn)算單元，累加器，控制器，地址寄存器，程序計(jì)數(shù)器，數(shù)據(jù)寄存器，存儲(chǔ)器，節(jié)拍發(fā)生器，時(shí)鐘信號(hào)源，指令寄存器和指令譯碼器）進(jìn)行了分析與設(shè)計(jì)。本文完成了基于VHDL的8位模型計(jì)算機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。整個(gè)系統(tǒng)的開(kāi)發(fā)體現(xiàn)了在Quartus II軟件平臺(tái)上用VHDL設(shè)計(jì)數(shù)字控制系統(tǒng)的實(shí)用性。 Quartus II II目 錄1 緒論 1 本課題研究的目的 1 本課題研究的背景及意義 12 基于VHDL編程的基礎(chǔ)知識(shí) 4 VHDL語(yǔ)言概述 4 VHDL的設(shè)計(jì)流程 5 有關(guān)Quartus II 的介紹 6 本課題基于Quartus II的設(shè)計(jì)流程 83 基于VHDL8位模型機(jī)的原理與設(shè)計(jì) 9 模型計(jì)算機(jī)的原理 9 模型機(jī)的總體設(shè)計(jì)要求 9 模型機(jī)邏輯框圖的設(shè)計(jì) 10 模型機(jī)的指令系統(tǒng)設(shè)計(jì) 10 模型機(jī)的指令執(zhí)行流程設(shè)計(jì) 11 基于VHDL8位模型機(jī)各模塊的設(shè)計(jì)與實(shí)現(xiàn) 12 算術(shù)邏輯單元ALU模塊 12 累加器模塊 14 控制器模塊 18 節(jié)拍發(fā)生器 21 指令寄存器模塊IR和指令譯碼器 24 時(shí)鐘產(chǎn)生器 28 程序計(jì)數(shù)器模塊 30 地址寄存器MAR 33 存儲(chǔ)器RAM 36 數(shù)據(jù)寄存器DR 384 基于VHDL的8位模型計(jì)算機(jī)的實(shí)現(xiàn) 42 基于VHDL的微程序執(zhí)行流程圖 42 8位模型機(jī)的頂層原理圖設(shè)計(jì) 43 基于VHDL的8位模型機(jī)工作流程 44 頂層VHDL源程序設(shè)計(jì) 45 頭文件cpu_defs的VHDL設(shè)計(jì) 45 CPU的VHDL源程序設(shè)計(jì) 46 8位模型機(jī)的整體實(shí)現(xiàn) 54結(jié) 論 57致 謝 58參考文獻(xiàn) 59附錄A 英文原文 60附錄B 漢語(yǔ)翻譯 70IV1 緒論 本課題研究的目的 本課題的主要任務(wù)是通過(guò)動(dòng)腦和動(dòng)手解決計(jì)算機(jī)設(shè)計(jì)中的實(shí)際問(wèn)題。從20世紀(jì)50年代開(kāi)始研制高性能計(jì)算機(jī)，其發(fā)展的階段與國(guó)際發(fā)展相類似，也經(jīng)歷了大型機(jī)，超級(jí)計(jì)