【正文】 considering writing a contains only port distribution of HDL files. Then through the use of suppliers of tools or using a text editor manually create a limit files, for I/O standards and increase the SSO necessary support information. Ready for these basic documents, you can run layout wiring tools to confirm whether overlooked some standards or made a wrong distribution. This will make you at the initial stage design and layout engineer working together, mon planning the PCB39。s new PLL chip and integrated with DLL PLL. DLL used PLL and by IP core generated tools convenient to management and configuration. 7. Embedded special hardcore Embedded special hardcore is relatively lowlevel embedded soft nuclear speaking, means the FPGA processing ability strong hardcore (Core), equivalent to hardcore ASIC circuit. In order to improve the FPGA performance, chip producers in the chip inside integrated some special hard core. For example: in order to improve the multiplication of speed, mainstream FPGA are integrated in the FPGA special on timemultiplier。 global The third category is short term resources used to plete basic logic unit, the logical interconnection between and wiring。 在設(shè)計(jì)之初，我的迷茫曾一度讓我煩悶，不知道該怎么寫(xiě)，不知道怎么下手，在這個(gè)困難時(shí)期，各位老師和同學(xué)給了我很大的幫助，使他們的幫助使我一步步的完成了畢業(yè)設(shè)計(jì)。 該論文 是在我的畢業(yè)設(shè)計(jì)指導(dǎo)老師 x老師的親切、熱心的指導(dǎo)下完成的。 最后我想說(shuō)的是我又一次感受到了書(shū)到用時(shí)方恨少。比如開(kāi)始我沒(méi)能認(rèn)真書(shū)寫(xiě)導(dǎo)致出現(xiàn)不少錯(cuò)誤字符，沒(méi)能及時(shí)保存導(dǎo)致文檔丟失等，這些問(wèn)題的發(fā)現(xiàn)解決我相信對(duì)我以后進(jìn)入社會(huì)，參加工作是一個(gè)很好的鍛煉。 （ 2）通過(guò)對(duì)電路原理圖設(shè)計(jì)繪制，對(duì)數(shù)字電路有了更加清晰的了解，學(xué)到了以前沒(méi)注意到的知識(shí)。本次畢業(yè)設(shè)計(jì)除了讓我回顧以前學(xué)過(guò)的知識(shí)外，也使我學(xué)習(xí)到了新的東西。 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 10 結(jié)論 每到新年，人們就會(huì)買(mǎi)來(lái)一本新的日歷，配上繪有圖畫(huà)的日歷牌掛在墻上，既是裝飾，又能指示年、月、日、星期等信息。假如輸入的端個(gè)數(shù)為，每個(gè)輸出端只能有兩個(gè)狀態(tài)，則輸出端個(gè)數(shù)最多有 2n 個(gè) 本設(shè)計(jì)采用的是 3 線 8線譯碼器，輸入端為年月日的信號(hào)或者是時(shí)分秒的信號(hào)，輸出的 8位二進(jìn)制數(shù)對(duì)應(yīng)譯碼器的真值表。當(dāng) k是高電平時(shí)，該模塊的輸出端輸出的是當(dāng)前的時(shí)分秒信號(hào)， 即：令 q0=0、 q1=0， q q3顯示秒信號(hào)的十位與個(gè)位， q q5顯示分信號(hào)的十位與個(gè)位， q q7顯示時(shí)信號(hào)的十位與個(gè)位。需要注意的是日和月都是兩位十進(jìn)制數(shù)表示，故需要用 8位二進(jìn)制數(shù)表示，而年是四位十進(jìn)制信號(hào)，需要 16位表示。如：當(dāng) qy=3，則 date=31。最終時(shí)信號(hào) qs={qsh,qsl}， cout=carry1。初始賦值令 {qsh,qsl}=8’ h00，進(jìn)位信號(hào) carry1=0。如果 qfh==5,qfl9，則 qfh=qfh， qfl=qfl+1，carry1=0。最終秒信號(hào) qm={qmh,qml},秒進(jìn)位信號(hào) enmin =carry|jf(jf是外部按鍵信號(hào) )。 時(shí)分秒模塊 （ timeve） 秒（ second）：秒信號(hào) qm[7:0],低四位 qml[3:0]，高四位 qmh[7:4]，秒進(jìn)位信號(hào) enmin。 rc的作用就是相當(dāng)于個(gè)脈沖，這個(gè)脈沖決定了該模塊的輸出電平。分頻模塊是為了得到一個(gè)周期為秒的脈沖，該脈沖主要用于秒的走動(dòng)；控制模塊要完成的功能是由使用者決定顯示年月日還是時(shí)分秒，當(dāng)使用者不參與控制時(shí)，時(shí)分秒和年月日每隔一小段時(shí)間會(huì)自動(dòng)輪流顯示，當(dāng)使用者參與控制時(shí)則需要由改模塊完成；時(shí)間顯示調(diào)整模塊，顧 名思義就是對(duì)時(shí)間進(jìn)行調(diào)整修改；時(shí)分秒模塊和年月日模塊分別控制時(shí)分秒和年月日；顯示控制模塊的功能是控制顯示時(shí)分秒還是年月日，在設(shè)計(jì)過(guò)程中為了節(jié)省器材，減少數(shù)碼管的個(gè)數(shù)，把年月日和時(shí)分秒分成兩個(gè)模塊，至于顯示哪一個(gè)則有該模塊完成任務(wù)；譯碼器則是在數(shù)碼管上顯示當(dāng)前時(shí)間。在 FPGA 名稱中的“現(xiàn)場(chǎng)可編程”是指“在現(xiàn)場(chǎng)”進(jìn)行。 而且通過(guò) 萬(wàn)年歷 的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及 使用方法 ， 且由于 電子萬(wàn)年歷 包括組合邏輯電路和 時(shí)序 電路 ， 通過(guò)它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法 。因此，研究 數(shù)字 萬(wàn)年歷 及擴(kuò)大其應(yīng)用，有非?，F(xiàn)實(shí)的意義。在設(shè)計(jì)過(guò)程中要完成年月日時(shí)分秒等基本功能，同時(shí)還要設(shè)計(jì)鬧鐘功能以及陰陽(yáng)歷顯示功能（這個(gè)是國(guó)外設(shè)計(jì)愛(ài)好者未考慮的）。 本設(shè)計(jì)基于 FPGA，采用 Verilog 語(yǔ)言編程 ,用軟件的方式設(shè)計(jì) ,靈活性好 ,且作為課程設(shè)計(jì)來(lái)說(shuō)不僅是對(duì)以往大學(xué)階段一些知識(shí)的應(yīng)用也不用花費(fèi)多少成本。 關(guān)鍵詞： 萬(wàn)年歷， 日歷， FPGA， Verilog， Quartus2 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) II Based on the design of the calendar FPFA circuit Abstract The calendar based on FPGA design, the main task is to use Verilog language, in the Quartis2 plete circuit design, program development, basic function is simulated when able to display date/modify minutes. Circuit design module is divided into several modules: points frequency, control and time display adjustment, arc, date, display when control, decoder. Each module plete different tasks, together they form a calendar system circuit design. As for programming, Verilog language, according to use the modules without function and the relations between them control pilation. Software simulation on directly in Quartis2. Into the information age, the concept of time is more and more heavy, but oldfashioned clock and calendar etc time display tools are not very good. Key Words: Calendar, calendar, FPGA, Verilog, Quartus2 畢業(yè)設(shè)計(jì)（論文）專用紙 第 頁(yè) 1 前言 隨著近年來(lái)科學(xué)技術(shù)的迅速發(fā)展和普及，我們的工作，生活觀念也發(fā)生了巨大的改變，人們對(duì)各式電子產(chǎn)品的要求也越來(lái)越高，使得與生活密切相關(guān)的電子萬(wàn)年歷逐漸走向智能化、便捷化?；?FPGA的萬(wàn)年歷設(shè)計(jì)，采用軟件開(kāi)發(fā)模擬，開(kāi)發(fā)成本低，而且再功能設(shè)計(jì)上有很大的靈活度，只要在軟件上進(jìn)行簡(jiǎn)單的修改就能實(shí)現(xiàn)不同的功能要求，能夠滿足不同環(huán)境要求。軟件模擬直接在 Quartis2上進(jìn)行。 畢業(yè)設(shè)計(jì)（論文）專 用紙 基于 FPGA的萬(wàn)年歷 電路的設(shè)計(jì) 學(xué) 校： 系 部： 專 業(yè)： 年 級(jí)： 學(xué)生姓名： 學(xué) 號(hào)： 指導(dǎo)教師： 畢業(yè)設(shè)計(jì)（論文）專 用紙 Based on the design of the calendar FPFA circuit University： Department： Specialty: Class: Student’s Name: Student’sNumber: Faculty Adviser: 畢業(yè)設(shè)計(jì)（論文）專 用紙 目錄 摘要 .......................................................................................................................................... I Abstract ................................................................................................................................... II 前言 ......................................................................................................................................... 1 第 1 章 萬(wàn)年歷的發(fā)展及 FPGA 簡(jiǎn)介 ............................................................................. 2 萬(wàn)年歷的發(fā)展 ..................................................................................................... 2 FPGA 簡(jiǎn)介 ............................................................................................................. 2 第 2 章 設(shè)計(jì)原理 ................................................................................................................ 3 組成模塊 ............................................................................................................... 3 系統(tǒng)設(shè)計(jì)圖 ............................................................................