【正文】 //計時，以實現(xiàn)循環(huán)演奏 else counter=counter+1。b000100000000:origin=13516。b000001100000:origin=12974。b000000110000:origin=11831。b000000010000:origin=10647。b000000000110:origin=9565。b000000000011:origin=7281。 //連續(xù)賦值語句always (posedge clk_6mhz) begin if(carry) divider=origin。 //定義了2個14位寄存器reg[9:0] counter。 //定義兩個輸入端口output speaker。 clk_1khz =! clk_1khz。reg clk_1khz。 clk_1mhz =! clk_1mhz。reg clk_1mhz。 clk_4hz =! clk_4hz。reg clk_4hz。always (posedge clk_12mhz)clk_6mhz=!clk_6mhz。input clk_12mhz。always (posedge clk_48mhz)if(t1) t=t+1。input clk_48mhz。在本例中，high[3:0]、med[3:0]、low[3:0]等信號分別用于顯示高音、中音、低音音符。控制音長是通過控制計數(shù)器預置數(shù)的停留時間來實現(xiàn)的，預置數(shù)停留的時間越長，則該音符演奏的時間越長。音符的持續(xù)時間必須根據(jù)樂曲的速度及每個音符的節(jié)拍數(shù)來確定。由于最大的分頻系數(shù)為9102，故采用14位二進制計數(shù)器分頻可滿足需要。實際上，只要各個音名間的相對頻率關系不變，演奏出的樂曲聽起來都不會走調(diào)。若基準頻率過低，則由于分頻比太小，四舍五入取整后的誤差較大；若基準頻率過高，雖然誤差變小，但分頻數(shù)將變大。下面是verilog的設計流程第3章 基本原理樂曲演奏的原理是這樣的：組成樂曲的每個音符的頻率值（音調(diào)）及其持續(xù)的時間（音長）是樂曲能連續(xù)演奏所需的兩個基本數(shù)據(jù)，因此只要控制輸出到揚聲器的激勵信號頻率的高低和持續(xù)的時間，就可以使揚聲器發(fā)出連續(xù)的樂曲聲[4]。（3）大多數(shù)邏輯綜合工具都支持Verilog HDL，使得它成為設計人員的一個很好的選擇。當然，完整的硬件描述語句足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。作為一種通用化的硬件描述語言，Verilog HDL語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結(jié)構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。EDA水平不斷提高，設計工具趨于完美的地步。EDA工具已經(jīng)成為設計師必不可少的武器，起著越來越重要的作用。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構用一定的方式聯(lián)系起來。EDA技術是在電子CAD技術基礎上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產(chǎn)品的自動設計[1]。2)通過一個開關實現(xiàn)兩首樂曲的切換。 Sequential simulation目 錄摘 要 IAbstract II目 錄 III第1章 緒論 1： 1： 1: 1第2章 應用工具介紹 2 EDA技術介紹 2 Verilog HDL語言介紹 2第3章 基本原理 4 4 5第4章 方案實現(xiàn) 7第5章 方案測試 20第6章 引腳鎖定 23第7章 引腳鎖定后下載程序 24參考文獻 2525第1章 緒論：1）加深對EDA技術的理解，掌握樂曲演奏電路的工作原理2）了解怎樣控制音調(diào)的高低變化和音長，從而完成樂曲的自動循環(huán)演奏。EDA設計基礎實驗課程論文題 目 基于verilog的音樂盒設計 學 院 通信學院 專業(yè)班級 通信111 學生姓名 大彬哥 指導教師 2013年 6月 22日EDA設計基礎實驗課程論文摘 要使用Verilog HDL設計樂曲演奏電路，系統(tǒng)實現(xiàn)是用硬件描述語言Verilog HDL按分頻控制的方式進行設計，然后進行編程、時序仿真、電路功能驗證，奏出美妙的樂曲。 Ensure 。:1)通過蜂鳴器播放音樂。 EDA技術介紹EDA是電子設計自動化(Electronic Design Automation)的縮寫,在20世紀90年代初從計算機輔助設計(CAD)、計算機輔助制造(CAM)、計算機輔助測試(CAT)和計算機輔助工程(CAE)的概念發(fā)展而來。綜合器的功能就是將設計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。 在今天，EDA技術已經(jīng)成為電子設計的普遍工具，無論設計芯片還是設計系統(tǒng)，沒有EDA工具的支持，都是難以完成的。EDA技術的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模[2]。Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構都定義了清晰的模擬、仿真語義。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。（2）Verilog HDL語言允許在同一個模塊中進行不同抽象層次的描述。正是以上優(yōu)點，使得Verilog HDL語言廣泛流行。在兩個8度音之間，又可分為12個半音，每兩個半音的頻率比為12√2。由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將計算得到的分頻數(shù)四舍五入取整。若無6MHz的基準頻率，則可以先分頻得到6MHz，或換一個新的基準頻率。表2中的分頻比就是從6MHz頻率二分頻得到的3MHz頻率基礎上計算得出的。采用加載預置數(shù)實現(xiàn)分頻的方法比采用反饋復零法節(jié)省資源，實現(xiàn)起來也容易一些,： 各音階頻率對應的分頻比及預置數(shù)音名分頻比預置數(shù)音名分頻比預置數(shù)低音391027281中音2511111272低音576538730中音3455211831低音668189565中音5382712556低音7607310310中音6340912974中音1573610647高音1286713516此外，對于樂曲中的休止符，只要將分頻系數(shù)設為0，即初始值為2141=16383即可，此時揚聲器將不會發(fā)聲?？刂埔粽{(diào)通過設置計數(shù)器的預置數(shù)來實現(xiàn)，預置不同的數(shù)值可以使計數(shù)器產(chǎn)生不同頻率的信號，從而產(chǎn)生不同的音調(diào)。可以用3個數(shù)碼管，分別顯示高、中、低音的音名，實現(xiàn)演奏的動態(tài)顯示，十分直觀。1）48MHz分頻成12MHz波形分頻器，源代碼和頂層模塊如下//48mhz分成12mhz的分頻模塊module div_clk12mhz(clk_48mhz,clk_12mhz)。reg [21:0] t。 endendmodule2）12MHz分頻成6MHz波形分頻器，源代碼和頂層模塊如下：//12mhz分成6mhz的分頻模塊,提供給song模塊module div_clk6mhz(clk_12mhz,clk_6mhz)。reg t。output clk_4hz。 // (12mhz/4hz=3000000,t[3000000/21=1499999]）else begin t=0。output clk_1mhz。 // (12mhz/1mhz=12,t[12/21=5]）else begin t=0。output clk_1khz。 // (12mhz/1khz=12000,t[12000/21=5999]）else begin t=0。 input k。 //定義了3個4位寄存器reg[13:0] divider,origin。assign carry=(divider==16383)。end //二分頻產(chǎn)生方波信號always (posedge clk_4hz) begin case({high,med,low}) //分頻比預置 39。 //低音5 39。 //低音7 39。 //中音2 39。 //中音5 39。 //中音7 39。 //休止符endcase endalways (posedge clk_4hz) if (k==0) begin if(counter==149) counter=0。 //低音3 1: {high,med,low}=39。 3: {high,med,low}=39。 //低音5 5: {high,med,low}=39。 7: {high,med,low}=39。 //中音1 9: {high,med,low}=39。 11: {high,med,low}=39。 //低音6 13: {high,med,low}=39。 //低音5 15: {high,med,low}=39。 //中音5 17: {high,med,low}=39。 19: {high,med,low}=39。 //中音6 21: {high,med,low}=39。 //中音3 23: {high,med,low}=39。 //中音2 25: {high,med,low}=39。 27: {high,med,low}=39。 29: {high,med,low}=39。 31: {high,med,low}=39。 33: {high,med,low}=39。 35: {high,med,low}=39。 //低音7 37: {high,med,low}=39。 //低音6 39: {high,med,low}=39。 //低音5 41: {high,med,low}=39。 43: {high,med,low}=39。 //中音1 45: {high,med,low}=39。 //中音2 47: {high,med,low}=39。 //低音3 49: {high,med,low}=39。 //中音1 51: {high,med,low}=39。 //低音6 53: {high,med,low}=39。 //低音6 55: {high,med,low}=39。 //低音5 57: {high,med,low}=39。 59: {high,med,low}=39。 61: {high,med,low}=39。 63: {high,med,low}=39。 //中音3 65: {high,med,low}=39。 67: