【正文】 elsif ts10=0000and ts11/=0000then 個(gè)位為0 十位不為0 ts10=1001。 elsif lock=111and tn=39。 else tm10=tm10+39。 tm10=0000。 end if。139。then 對(duì)分進(jìn)行置數(shù)減1 if tm10=0000and tm11=0000 then 00 tm10=1001。th11=th11。th11=th11+39。139。139。th11=0010。139。process(clk1,lock,tn,en) begin if en=39。m0=tm10。signal th10 : std_logic_vector(3 downto 0):=0011。architecture Behavioral of s_m_yuz1 issignal ts10 : std_logic_vector(3 downto 0):=0100。 h0,h1 : out std_logic_vector(3 downto 0)。entity s_m_yuz1 is port( clk1 : in std_logic。use 。 end Behavioral。 end if。cc=39。039。 elsif th0=1001then th0=0000。 if ts0=1001and ts1=0101and tm0=1001and tm1=0101 then if th1=0010AND th0=0011then th1=0000。co1=39。039。當(dāng)59分59秒時(shí)產(chǎn)生一個(gè)整點(diǎn)小時(shí)，輸出給整點(diǎn)報(bào)時(shí)模塊 elsif tm0=1001then tm0=0000。 if ts0=1001and ts1=0101then if tm1=0101and tm0=1001 then tm1=0000。 else ts0=ts0+39。ts0=0000。thenshow hour munite second if lock=000 then if clk039。h1=th1。s1=ts1。signal th0 : std_logic_vector(3 downto 0):=0011。architecture Behavioral of s_m_hour issignal ts0 : std_logic_vector(3 downto 0):=0100。_vector(2 downto 0)。 工作模式選擇 s0,s1 : out std_logic_vector(3 downto 0)。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。時(shí)分秒計(jì)數(shù)模塊 Company: Engineer: Create Date: 17:03:39 01/14/2014 Design Name: Module Name: s_m_hour Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: Company: Engineer: Create Date: 18:54:17 01/13/2014 Design Name: Module Name: s_m_hour Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。139。 if upd039。 else cout=cout+39。event and clk =39。039。end fenpin。entity fenpin is port(upd0 : in std_logic。use 。以后在使用這兩個(gè)語(yǔ)句時(shí)，一定要保證語(yǔ)句的完整，防止不必要的鎖存器產(chǎn)生。先說說我采用的是模塊化的設(shè)計(jì)方法，這種方法為我?guī)砹撕艽蟮谋憷?，使我的設(shè)計(jì)思路十分的清晰，當(dāng)程序在仿真的過程中出現(xiàn)了什么問題可以很快的找到出現(xiàn)的問題的源程序，方便進(jìn)行查錯(cuò)和修改，使大的系統(tǒng)大的程序的編寫，編譯變得非常的有條理化，我想這個(gè)方法會(huì)在我以后的學(xué)習(xí)工作中發(fā)揮相當(dāng)大的作用。每給該模塊一個(gè)高電平，輸出一個(gè)高電平，持續(xù)60s。Lock=011，對(duì)月進(jìn)行置數(shù)，滿12時(shí)，返回1月份。年月日計(jì)數(shù)模塊。對(duì)時(shí)置數(shù)。END digital_clock。 M_Mon1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。相當(dāng)于題目要求中的up 為高時(shí) 預(yù)置+1 為低時(shí)1 en : IN STD_LOGIC。以下是實(shí)體部分：ENTITY digital_clock IS PORT ( setup : IN STD_LOGIC。 Alarm:out std_logic)。 aS_Day1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 aH_Year1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_mo1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_h1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_s1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。當(dāng)lock=000 ， lock=101 ， lock=110 ， lock=111，顯示模塊顯示選擇器1上的內(nèi)容，當(dāng)其他情況下，顯示模塊顯示選擇器2上的內(nèi)容。 m0,m1 : out std_logic_vector(3 downto 0)。 e1 : in std_logic_vector(3 downto 0)。 c1 : in std_logic_vector(3 downto 0)。 a1 : in std_logic_vector(3 downto 0)。兩個(gè)選擇器先分別對(duì)時(shí)分秒計(jì)數(shù)模塊和時(shí)分秒置數(shù)模塊、年月日計(jì)數(shù)模塊和年月日置數(shù)模塊進(jìn)行選擇，再與時(shí)間顯示切換模塊相連接。 en : in std_logic。以下是該置數(shù)模塊的實(shí)體部分：entity yuzhis isport( clk1,tn : in std_logic。En使能端，高有效。 en : in std_logic。以下是實(shí)體部分：entity daymony1 is port( clk0 : in std_logic。對(duì)瑞年的判斷，由于數(shù)碼管只能顯示年的十位和個(gè)位，前兩位默認(rèn)為20，故只要后兩位能被4整除即是閏年。 tn=1預(yù)置數(shù)加1，tn=0預(yù)置數(shù)減1 en : in std_logic )。 s0,s1 : out std_logic_vector(3 downto 0)。 時(shí)分秒的置數(shù)實(shí)現(xiàn)方式可有多種方法，可用狀態(tài)機(jī)，多進(jìn)程和單進(jìn)程等方法實(shí)現(xiàn)，相比于別的設(shè)計(jì)方法，單進(jìn)程的設(shè)計(jì)方法易于實(shí)現(xiàn)，沒有復(fù)雜的對(duì)應(yīng)關(guān)系，而且本功能的實(shí)現(xiàn)不許過于復(fù)雜的邏輯關(guān)系。end s_m_hour。 co: out std_logic。 clk0工作時(shí)鐘，clk1預(yù)置脈沖 lock : in std_logic_vector(2 downto 0)。當(dāng)秒計(jì)數(shù)到59時(shí)向分進(jìn)位，分計(jì)到59且秒為59時(shí)向時(shí)進(jìn)位，當(dāng)計(jì)到23時(shí)59分59秒時(shí)向天進(jìn)位，同時(shí)對(duì)時(shí)分秒進(jìn)行清零。 lock : out std_logic_vector(2 downto 0) )。fclk設(shè)置的周期為5ns，1000分頻后的f_clk連接時(shí)分秒，年月日計(jì)數(shù)模塊的計(jì)數(shù)時(shí)鐘，置數(shù)時(shí)鐘則直接輸入，連接兩個(gè)置數(shù)模塊。三， 元件例化的設(shè)計(jì)方法，元件例化使各個(gè)模塊之間分得更加有層次，易于 讀，缺點(diǎn)有可能使各個(gè)模塊之間存在邏輯關(guān)系的沖突。VHDL程序設(shè)計(jì)VHDL數(shù)字鐘的設(shè)計(jì)可采用多種設(shè)計(jì)方法，各個(gè)設(shè)計(jì)方法各有其優(yōu)缺點(diǎn)。用6個(gè)數(shù)碼管顯示時(shí)分秒，set按鈕產(chǎn)生第一個(gè)脈沖時(shí)，顯示切換年月日，第2個(gè)脈沖到來時(shí)可預(yù)置年份，第3個(gè)脈沖到來時(shí)可預(yù)置月份，依次第7個(gè)脈沖到來時(shí)分別可預(yù)置日期、時(shí)、分、秒，第 8個(gè)脈沖到來后預(yù)置結(jié)束，正常工作，顯示的是時(shí)分秒。2 、課程設(shè)計(jì)內(nèi)容及要求 設(shè)計(jì)任務(wù)設(shè)計(jì)實(shí)現(xiàn)一個(gè)具有帶預(yù)置數(shù)的數(shù)字鐘，具有顯示年月日時(shí)分秒的功能。（2）可以在基本內(nèi)容的基礎(chǔ)上增加其它功能。二， 狀態(tài)機(jī)的設(shè)計(jì)方法，狀態(tài)機(jī)結(jié)構(gòu)簡(jiǎn)單，當(dāng)各個(gè)狀態(tài)之間的轉(zhuǎn)換不易處理。本模塊直接采用單進(jìn)程實(shí)現(xiàn)設(shè)計(jì)，本模塊還包括一個(gè)置數(shù)脈沖的設(shè)置upd0，upd0按下一次lock加1，lock為000時(shí)顯示時(shí)分秒，為001時(shí)顯示年月日，為010對(duì)年進(jìn)行置數(shù)，為011對(duì)月進(jìn)行置數(shù)，為100對(duì)日進(jìn)行置數(shù)，為101對(duì)時(shí)進(jìn)行置數(shù)，為110對(duì)分進(jìn)行置數(shù)，為111對(duì)秒進(jìn)行置數(shù)，lock，也連接著后面四個(gè)計(jì)數(shù)，置數(shù)，模塊的lock，以進(jìn)行模塊顯示的選擇。 f_clk : out std_logic。故本設(shè)計(jì)選用單進(jìn)程方法。以下是程序的實(shí)體部分entity s_m_hour is port( clk0: in std_logic。 h0,h1: out std_logic_vector(3 downto 0)。 co1 : out std_logic整小時(shí)b報(bào)時(shí)輸出 )。當(dāng)輸入長(zhǎng)度為三位的lock為101時(shí)對(duì)時(shí)進(jìn)行置數(shù)，當(dāng)lock為110時(shí)對(duì)分進(jìn)行置數(shù)，當(dāng)lock為111時(shí)對(duì)秒進(jìn)行置數(shù)。 clk0工作時(shí)鐘，clk1預(yù)置脈沖 lock : in std_logic_vector(2 downto 0)。 tn : in std_logic?？紤]閏年相對(duì)應(yīng)的閏月的情況，就會(huì)出現(xiàn)不同的年份對(duì)應(yīng)的2月的天數(shù)的不同，其他的可將1，3，5，7，8，10，12歸成一類，這幾個(gè)月每個(gè)月的天數(shù)是31天，而4，6，9，11這幾個(gè)月又歸為一類，每個(gè)月有30天，二月分為特殊的一類，閏年有29天，非閏年為28天。同時(shí)模塊內(nèi)部設(shè)計(jì)了進(jìn)位脈沖，當(dāng)計(jì)滿12個(gè)月時(shí)向年產(chǎn)生進(jìn)位，年數(shù)加1。 ya0,ya1 : out std_logic_vector(3 downto 0)。RTL圖如下： 年月日置數(shù)模塊年月日置數(shù)模塊不同于時(shí)分秒的置數(shù)模塊，在年月日的置數(shù)模塊中我們需要考慮閏年相對(duì)應(yīng)的閏月的