dsp原理與應(yīng)用---第4章 edma-全文預(yù)覽
【正文】 6Mbps，在兩個(gè)不同的時(shí)鐘域間就可以采用 FIFO來作為數(shù)據(jù)緩沖。如一個(gè) 8位的 FIFO，若深度為 8，它可以存儲(chǔ) 8個(gè)8位的數(shù)據(jù)，深度為 12 ，就可以存儲(chǔ) 12個(gè) 8位的數(shù)據(jù)， FIFO的深度可大可小，個(gè)人認(rèn)為 FIFO深度的計(jì)算并無一個(gè)固定的公式。而對(duì)于寫速度慢于讀速度的應(yīng)用， FIFO的深度要根據(jù)讀出的數(shù)據(jù)結(jié)構(gòu)和讀出數(shù)據(jù)的由那些具體的要求來確定。 ? 寫時(shí)鐘：寫操作所遵循的時(shí)鐘，在每個(gè)時(shí)鐘沿來臨時(shí)寫數(shù)據(jù)。 ? 讀寫指針其實(shí)就是讀寫的地址，只不過這個(gè)地址不能任意選擇，而是連續(xù)的。異步 FIFO是指讀寫時(shí)鐘不一致，讀寫時(shí)鐘是互相獨(dú)立的。同步 FIFO是指讀時(shí)鐘和寫時(shí)鐘為同一個(gè)時(shí)鐘。讀完后自動(dòng)加 1。 ? 空標(biāo)志： FIFO已空或?qū)⒁諘r(shí)由 FIFO的狀態(tài)電路送出的一個(gè)信號(hào)，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（ underflow）。在一個(gè)具體的應(yīng)用中也不可能由一些參數(shù)算數(shù)精確的所需 FIFO深度為多少，這在寫速度大于讀速度的理想狀態(tài)下是可行的，但在實(shí)際中用到的 FIFO深度往往要大于計(jì)算值。 FIFO的參數(shù) FIFO的寬度：也就是英文資料里?？吹降?THE WIDTH，它指的是 FIFO一次讀寫操作的數(shù)據(jù)位，就像 MCU有 8位和 16位，ARM 32位等等， FIFO的寬度在單片成品 IC中是固定的，也有可選擇的，如果用 FPGA自己實(shí)現(xiàn)一個(gè) FIFO，其數(shù)據(jù)位，也就是寬度是可以自己定義的。 DEPR[0]=’1’ DELPR[0]=’1’ DEER[0]=’1’ C672x 數(shù)據(jù)單元同步 1D傳輸示例 收到所有 6個(gè)同步事件后數(shù)據(jù)傳輸?shù)拇鎯?chǔ)器快照如右圖。 收到第一個(gè)同步事件后數(shù)據(jù)傳輸?shù)拇鎯?chǔ)器快照如右圖。 因?yàn)?DELPR[10]=’1’，事件是由 LoMAX處理的。數(shù)據(jù)塊是 255半字長(zhǎng)，存儲(chǔ)在地址0x80000000處，它要被傳輸?shù)絻?nèi)部地址 0x10001000處。不同傳輸類型傳輸入口的格式是不同的，通用數(shù)據(jù)傳輸?shù)膫鬏斎肟谝娤聢D 。無論是高優(yōu)先級(jí)還是低優(yōu)先級(jí) PaRAM都可以有總共 8個(gè)傳輸入口。傳輸入口要設(shè)定dMAX進(jìn)行傳輸所需要的細(xì)節(jié)。//設(shè)定幀同步 ,1維源 ,2維目標(biāo) ,啟動(dòng)傳輸 示例： 0401， 0402 C671x 雙通道數(shù)據(jù)搬移加速控制器 雙通道數(shù)據(jù)搬移加速控制器 (dMAX)用于處理內(nèi)部數(shù)據(jù)存儲(chǔ)控制器和 C672x DSP外圍設(shè)備之間用戶編程數(shù)據(jù)的傳輸， dMAX也允許任何可尋址存儲(chǔ)空間之間的數(shù)據(jù)傳輸，包括內(nèi)部存儲(chǔ)器、外設(shè)和外部存儲(chǔ)器。//設(shè)置源地址 QDMA_DST = DST_ADDRESS。這一參數(shù)只應(yīng)用于 1D傳輸中。 數(shù)據(jù)單元 /幀 /陣列索引 (Element/Frame/Array Index)：作為地址修改的索引值。 C671x RAM EDMA傳輸中的幾個(gè)基本
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