計(jì)算機(jī)組成原理課程設(shè)計(jì)---校驗(yàn)碼生成電路的設(shè)計(jì)-全文預(yù)覽
【正文】 _logic_vector(16 DOWNTO 0)。USE 。我么事通過編寫VHDL代碼生成器電路圖的。2. 奇偶校驗(yàn)電路的設(shè)計(jì) 對于奇偶校驗(yàn)電路的設(shè)計(jì)，我們可以直接根據(jù)其校驗(yàn)碼的生成原理在QuartusⅡ軟件上設(shè)計(jì)出其電路圖。 q11=datain(11)。 q7=datain(7)。 q3=datain(3)。 then q=datain。 q: out std_logic_vector( 11 downto 0) )。use 。7. 設(shè)計(jì)環(huán)境1. 硬件環(huán)境：微機(jī)； 2. EDA環(huán)境: QuartusⅡ設(shè)計(jì)軟件。 循環(huán)冗余校驗(yàn)碼可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯(cuò)；可檢查出所有小于、等于檢驗(yàn)位長度的突發(fā)錯(cuò)。但由于電路簡單，仍被廣泛用于誤碼率不高的信息傳輸和存儲器存儲檢錯(cuò)的場合。QuartusⅡ與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)?？梢哉f電子EDA技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。具有代表性的是全國每兩年舉辦一次大學(xué)生電子設(shè)計(jì)競賽活動。(6)由于VI具有類屬描述語句和子程序調(diào)用等功能，所以對于已完成的設(shè)計(jì)，可以在不改變源程序的情況廠，只需改變類屬參量或函數(shù)，就能很容易地改變及計(jì)的規(guī)模和結(jié)構(gòu)。(2)VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)的功能可行性，并可以隨時(shí)對系統(tǒng)進(jìn)行仿真。常用硬件描述語言有WDL、Velllq和AHDL語言。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。EDA技術(shù)的基本特征:，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能在電路板上進(jìn)行設(shè)計(jì)，是一種搭積木式的方式，使復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；如果某一過程存在錯(cuò)誤．查找和修改十分不便；對于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差；只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)泅，因而開發(fā)產(chǎn)品的周期長。該工具可以在電子產(chǎn)品的各個(gè)設(shè)計(jì)階段發(fā)揮作用，使設(shè)計(jì)更復(fù)雜的電路和系統(tǒng)成為可能。20世紀(jì)70年代的CAD(計(jì)算機(jī)輔助設(shè)計(jì))階段：這一階段的主要特征是利用計(jì)算機(jī)輔助進(jìn)行電路原理圖編輯，PCB布同布線，使得設(shè)計(jì)師從傳統(tǒng)高度重復(fù)繁雜的繪圖勞動中解脫出來?？梢詫?shí)現(xiàn)邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。，加碼后的數(shù)據(jù)以二進(jìn)制顯示在發(fā)光二級管上?？赏ㄟ^異或門將它糾正后在下一次移位時(shí)送回A16繼續(xù)移滿一個(gè)循環(huán)，就得到一個(gè)糾正后的碼字。然后將余數(shù)拼接在信息組左移r位空出的r位上，就構(gòu)成了這個(gè)有效信息的CRC碼。應(yīng)用CRC碼的關(guān)鍵是如何從k位信息位簡便地得到r位效驗(yàn)位，以及如何從k+r位信息碼判斷是否出錯(cuò)。它是由k位的信息碼加上一位偶檢驗(yàn)碼（或奇校驗(yàn)碼組成)。 1. 能夠熟練掌握計(jì)算機(jī)中校驗(yàn)碼的工作原理及其多種實(shí)現(xiàn)方案； 2. 掌握硬件描述語言VHDL及原理圖設(shè)計(jì)方法； 3. 熟練掌握Quartus II軟件平臺； 4. 各小組按模塊分工，每人獨(dú)立完成自己負(fù)責(zé)的模塊； 5. 合作完成最終的硬件下載及調(diào)試； 6. 獨(dú)立撰寫符合要求的課程設(shè)計(jì)報(bào)告。 課程設(shè)計(jì)（論文）編 號：學(xué) 號： 201140410119 課 程 設(shè) 計(jì)教 學(xué) 院計(jì)算機(jī)學(xué)院課程名稱計(jì)算機(jī)組成原理課程設(shè)計(jì)題 目校驗(yàn)碼生成電路的設(shè)計(jì)專 業(yè)計(jì)算機(jī)科學(xué)與技術(shù)班 級計(jì)科一班姓 名陳建輝同組人員周海濤 石義灃 明廷柱指導(dǎo)教師楊 斐2013年1月11日 目 錄一 概述 2 2 2二 總體方案設(shè)計(jì) 3 3 43. EDA技術(shù)及QUARTUS II軟件的簡介 44. 主要特點(diǎn) 75. 具備的功能 76. 分工情況 87. 設(shè)計(jì)環(huán)境 8三 詳細(xì)設(shè)計(jì) 91. 12位的寄存器設(shè)計(jì) 92. 奇偶校驗(yàn)電路的設(shè)計(jì) 103. CRC碼生成電路的設(shè)計(jì) 104. 17位寄存器設(shè)計(jì) 135. 整體電路 13 151. 建立工作庫文件夾和編輯設(shè)計(jì)文件 152. 時(shí)序仿真 163. 設(shè)置開始時(shí)間和結(jié)束時(shí)間及時(shí)間段 174. 奇偶校驗(yàn)碼波形圖 175. CRC碼校驗(yàn)仿真波形圖 186. 整合電路校驗(yàn)碼的波形圖 18五 課程設(shè)計(jì)總結(jié) 19參考文獻(xiàn) 20一 概述1. 理解和掌握該課程中的有關(guān)基本概念，程序設(shè)計(jì)思想和方法。4．掌握從資料文獻(xiàn)、科學(xué)實(shí)驗(yàn)中獲得知識的能力，提高學(xué)生從別人經(jīng)驗(yàn)中找到解決問題的新途徑的悟性，初步培養(yǎng)工程意識和創(chuàng)新能力。在實(shí)際使用時(shí)又可分為垂直奇偶校驗(yàn)、水平奇偶校驗(yàn)和水平垂直奇偶校驗(yàn)等幾種。CRC碼一般是指k位信息碼之后拼接r位校驗(yàn)碼。x3除以生成多項(xiàng)式G(x)所得的r位余數(shù)為效驗(yàn)位（為了得到R位余數(shù)，G(x)必須是r+1位）。 如果循環(huán)碼有一位出錯(cuò)，用G(x
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