基于fpga的多功能函數(shù)信號發(fā)生器-全文預(yù)覽
【正文】 A轉(zhuǎn)換器可知，DAC0832的分辨率是 8位，這樣，將模擬信號的各種波行在一個周期內(nèi)平均分成 255份，由于已經(jīng)確定每周期的取樣點(diǎn)數(shù)為 64，即每隔 2π/64的間隔取值一次，所取的值為該點(diǎn)對應(yīng)的波形的值，通過計算可以獲得 64個取樣點(diǎn)的值；也可以通過查表的方法取得 64個取樣點(diǎn)的值。若 Vref=+5V，當(dāng) D=0255（ 00H～ FFH）時， Vo=(0～ )V。 22V），非常低的輸入噪聲電壓幅度及長期穩(wěn)定等特點(diǎn)。 ? I/V轉(zhuǎn)換電路 ? DAC0832C 以電流形式輸出轉(zhuǎn)換結(jié)果，若要得到電壓形式的輸出結(jié)果需另加 I/V轉(zhuǎn)換電路，這時可采用運(yùn)算放大器。并通過對 FPGA進(jìn)行編程來控制 DAC0832是否工作。 Vcc為工作電壓輸入端，一般為 +5V到 +15V。其內(nèi)部實(shí)際上是一個 T型電阻網(wǎng)絡(luò)，在外部運(yùn)算放大器配合下完成 D/A轉(zhuǎn)換工作。在此方案中采用分辨率為 8位的 DAC0832集成電路芯片。這些產(chǎn)品可用于組合邏輯、時序、算法、雙端口 RAM、FIFO的設(shè)計。所以在它的輸出端接上一個數(shù)模轉(zhuǎn)換器，把數(shù)字信號轉(zhuǎn)換成模擬信號輸出。 設(shè)計方案框圖 函數(shù)發(fā)生器的硬件設(shè)計 ? 波形發(fā)生器制作過程中用到的硬件有 : 12V的電源、ALTERA公司生產(chǎn)的 FPGA芯片，和以這個目標(biāo)芯片為核心的核心板，核心板上有穩(wěn)壓管及其供電系統(tǒng)、 50MHZ的晶振。 設(shè)輸出信號的頻率為 fo， N位累加器的高 L位（ L=N）作為存儲器的地址位， 則有以下相關(guān)參數(shù)關(guān)系式： 可見，時鐘頻率 fc給定后： ?輸出信號的頻率取決于頻率控制字 K ?頻率分辨率取決于累加器位數(shù) N ?相位分辨率取決于波形存儲器的地址線位數(shù)L ?幅度量化噪聲取決于波形存儲器的數(shù)據(jù)位字長 D和 D/A轉(zhuǎn)換器的位數(shù) 這樣合成信號的 3個參量（ 頻率、相位和幅度 ）便均可由數(shù)字信號精確控制，從而達(dá)到了全數(shù)字化合成的目的！ DDS的優(yōu)點(diǎn) DDS具有眾多突出優(yōu)點(diǎn)：極高的頻率穩(wěn)定度，極高的頻率分辨率，超高速的頻率轉(zhuǎn)換時間，變頻相位連續(xù)，相位噪聲低，全數(shù)字自動化控制，可以合成任何波形，集成度高，容易實(shí)現(xiàn)小型化。 ?DDS的工作原理是 ： ?相位累加器根據(jù)參考時鐘 fc以頻率控制字 K進(jìn)行累加 ?將所得 N位的二進(jìn)制代碼，加上相位控制字P和波形控制字 W，取其高 L位作為 ROM的地址 ?將地址的相應(yīng)數(shù)據(jù)信號通過 D位的 D/A轉(zhuǎn)換器進(jìn)行數(shù)模轉(zhuǎn)換 ?再將模擬信號通過低通濾波器平滑之后即是所合成的波形信號。 FPGA ?FPGA是英文 Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 ? （ 3）利用單片集成芯片的波形發(fā)生器：能產(chǎn)生多種波形，達(dá)到較高的頻率，且易于調(diào)試。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要
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