【正文】 部 英特爾精品課程 P. 118 例：用 beginend串行塊產生信號波形 39。 5 sb=1 5 sa=1。 areg=0。 parameter size=1024, bytesize=8。 `timescale 1ns/100ps module test； reg A， B， C； initial begin A=0； B=1； C=0； 50 A=1； B=0； 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 112 50 A= 0； C=1； 50 B=1； 50 B=0； C=0； 50 $finish； end endmodule 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 113 例 2： initial過程塊用于對變量和存儲器進行初始化。 always begin clk=~clk。Verilog規(guī)定：只要這些事件表達式所代表的多個觸發(fā)條件中有一個成立，就啟動塊內語句的執(zhí)行。 input D， CLK。c。 else out=in。b10： out=in2 ； 239。 4 Verilog HDL行為語句 內容簡介 ?過程語句 ?塊語句 ?賦值語句 ?條件語句 ?循環(huán)語句 ?編譯向導語句 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 93 Verilog HDL是由模塊組成的 行為描述方式 結構描述方式 過程塊 連續(xù)賦值語句 模塊實例語句 基本原語實例語句 模塊 數據流描述方式 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 94 一 . 過程語句 過程塊 過程語句 語句塊 initial always 過程性賦值語句 高級程序語句 過程賦值語句 過程連續(xù)賦值語句 條件分支語句 循環(huán)控制語句 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 95 1. always過程語句 格式 : always （敏感信號表達式） begin //過程賦值 //ifelse， case， casex， casez選擇語句 //while， repeat， for循環(huán) //task， function調用 end 過程塊 可選項 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 96 1）敏感信號 ——只要表達式中某個信號發(fā)生變化，就會引發(fā)塊內語句的執(zhí)行。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 91 運算符優(yōu)先級排序： ! ~ * / % + = = == != === !== amp。 assign Dbus = {Dbus [3:0], Dbus [7:4]}。 格式： {信號 1的某幾位，信號 2的某幾位， … ，信號 n 的某幾位 } 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 89 例： wire [7:0] Dbus。 output [7:0] result。 parameter ADD=139。 end endmodule 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 86 8. 條件運算符 ? :——條件運算符，有三個操作數，與 C 語言相同。A=0； |A=1； 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 84 7. 移位運算符 ? ——左移 ? ——右移 使用方法： an 或 an a——代表要進行移位的操作數； n ——代表要移幾位 這兩種移位運算都用 0來填補移出的空位 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 85 module shift。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 83 具體運算過程： 第一步：先將操作數的第 1位與第 2位進行與、 或、非運算； 第二步：將運算結果與第 3位進行與、或、非 運算，依次類推，直至最后一位。——與 ? ~amp。關 系運算符的優(yōu)先級別低于算術運算符。 4）不要將邏輯運算符和按位運算符相混淆。b11101 A^B= 539。b10101，則： ~A=539。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 73 3. 位運算 ? ~ 按位取反； ? | 按位或； ? amp。amp。amp。 （ bc） ， a amp。amp。 reg [3:0] Arc, Bar, Crt； reg [5:0] Frx； . . . Arc = Bar + Crt； Frx = Bar + Crt； 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 69 例：算術運算符應用的一個例子。 Tab = 639。bxxxxx 4）無符號數和有符號數 ? 若操作數為寄存器型或連線型，或基數格式表示形式的整數則為無符號數； ? 若為整型或實型，則可以是有符號數。 1. 算術運算符 ? +（一元加和二元加） ? －（一元減和二元減） ? *（乘） ? /（除） ? %（取模） 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 65 說明 : 1）兩個整數相除，結果值要略去小數部分，只取整數部分； 2）取模運算時，結果的符號位采用模運算式里第一個操作數的符號位； 模運算表達式 結果 說明 10 % 4 2 余數為 2 12 % 3 0 整數 11 % 5 1 余數為 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 66 3）在進行算術運算操作時，如果某個操作數 有不確定的值 X或 Z，那么整個結果為 X。h8； Xrom[3] = 439。b11011。 . . . Dig = 539。 因此在存儲器被賦值時，需要定 義一個索引。 3）單個寄存器說明既能夠用于說明寄存器類 型，也可以用于說明存儲器類型。 reg [7:0] mymem[1023:0]。在 Verilog語言中沒 有多維數組存在， memory型數據是通過擴展 reg型數據的地址范圍來生成的。 d=a[7]amp。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 53 3. 參數型（ parameter） 在 Verilog HDL中，用 parameter來定義 常量，即用它來定義變量的位寬及延時等。 //定義 qout為 8位寬的 reg 型變量 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 52 說明： 1） reg型數據常用來表示“ always‖模塊內的指 定信號，常代表觸發(fā)器。 寄存器型數據和連線型數據的區(qū)別： 寄存器型數據保持最后一次的賦值。 2）輸入 /輸出信號缺省時自動定義為 wire 型。 //定義兩個 8位 wire型向量 assign out=in； // assign 就是持續(xù)賦值語句 例 3. 可只使用多位數據中的幾位，但要注意 位寬。 // databus寬 8位 wire[19:0] addrbus。 數據名 ——若一次定義多個數據，數據名之間 用逗號隔開。 tri型變量：通常用來表示多驅動器驅動的連線 型數據。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 45 為了能夠精確地反映硬件電路中各種可 能的物理信號連接特性， Verilog HDL提供了 多種連線型數據。 兩種驅動方式： 1）在結構描述中將它連接到一個邏輯門或模塊 的輸出端。 數據類 型是用來表示數字電路硬件中的數據儲存和傳 送元件的。 合法標識符： count _A1_d2 COUNT R56_68 非法標識符： 30 count //標識符不允許以數字開頭 out * //標識符中不允許包含 * 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 42 5. 關鍵字 Verilog HDL內部已經使用的詞稱為 關鍵 字或保留字。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 39 例 1：字符串變量聲明 reg [8*12:1] stringvar。h0FFF //與 539。b10 左邊添 0占位 , 0000000010 1039。o721 //9位 2進制位寬的八進制數 39。 例： 239。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 33 數值常量中的下劃線“ _‖是為了增加可讀 性，可以忽略。HX //5位十六進制數 XX 439。b11000101 //位寬為 8位的二進制數 839。 //輸入端口 input a。b011。b011。綜合 時，空白符被忽略。 end 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 24 要點總結： 1. 在 Verilog模塊中，所有的過程塊（如 initial、always）、連續(xù)賦值語句、實例引用之間都是并行的； 2. 它們表示的是一種通過變量名互相連接的關系； 3. 在同一模塊中這三者出現的先后順序沒有關系； 4. 只有連續(xù)賦值語句 assign和實例引用語句可以獨立于過程塊而存在于模塊的功能定義部分。 full_add f2 (.a(a[2]),.b(b[2]),.cin(cin2), .sum(sum[2]),.cout(cin3))。 input cin。 endmodule module add4(sum,cout,a,b,cin)。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 21 舉例：由 1位全加器組成的 4位全加器 module full_add (a,b,cin,sum,cout)。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 19 元件例化的格式為： 門元件名 實例名 (端口列表 )。 Verilog語言中有如下三種端口聲明語句： 1） input——對應的端口是輸入端口 2 ） output——對應的端口是輸出端口 3 ） inout——對應的端口是雙向端口 module input output inout 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 17 3. 數據類型說明 用來指定模塊內用到的數據對象的類型。 amp。 但 C語言的各函數之間是串行的，而Verilog的各個模塊間是并行的 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 13 Verilog HDL與 C語言運算符的比較 C語言 Verilog 功能 C語言 Verilog 功能 + + 加 = = 大于等于 減 = = 小于等于 * * 乘 == == 等于 / / 除 != != 不等于 % % 取模 ~ ~ 取反 ！ ！ 邏輯非 amp。 缺點： ，對系統(tǒng)的整體功能把握不足； ，因為必須先 將各個小模塊完成，使用這種方法對設計人員之 間相互進行協(xié)作有比較高的要求。 計算機系統(tǒng)綜合課程設計 2020年教育部 英特爾精品課程 P. 5 三、 Bottom Up和 Top down的設計方法 1. Bottom Up的設計方法 個組合與時序邏輯 個獨立的功能模塊 成一個完整系統(tǒng)