【正文】 部 英特爾精品課程 P. 118 例：用 beginend串行塊產(chǎn)生信號(hào)波形 39。 5 sb=1 5 sa=1。 areg=0。 parameter size=1024, bytesize=8。 `timescale 1ns/100ps module test； reg A， B， C； initial begin A=0； B=1； C=0； 50 A=1； B=0； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 112 50 A= 0； C=1； 50 B=1； 50 B=0； C=0； 50 $finish； end endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 113 例 2： initial過程塊用于對(duì)變量和存儲(chǔ)器進(jìn)行初始化。 always begin clk=~clk。Verilog規(guī)定：只要這些事件表達(dá)式所代表的多個(gè)觸發(fā)條件中有一個(gè)成立，就啟動(dòng)塊內(nèi)語(yǔ)句的執(zhí)行。 input D， CLK。c。 else out=in。b10： out=in2 ； 239。 4 Verilog HDL行為語(yǔ)句 內(nèi)容簡(jiǎn)介 ?過程語(yǔ)句 ?塊語(yǔ)句 ?賦值語(yǔ)句 ?條件語(yǔ)句 ?循環(huán)語(yǔ)句 ?編譯向?qū)дZ(yǔ)句 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 93 Verilog HDL是由模塊組成的 行為描述方式 結(jié)構(gòu)描述方式 過程塊 連續(xù)賦值語(yǔ)句 模塊實(shí)例語(yǔ)句 基本原語(yǔ)實(shí)例語(yǔ)句 模塊 數(shù)據(jù)流描述方式 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 94 一 . 過程語(yǔ)句 過程塊 過程語(yǔ)句 語(yǔ)句塊 initial always 過程性賦值語(yǔ)句 高級(jí)程序語(yǔ)句 過程賦值語(yǔ)句 過程連續(xù)賦值語(yǔ)句 條件分支語(yǔ)句 循環(huán)控制語(yǔ)句 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 95 1. always過程語(yǔ)句 格式 : always （敏感信號(hào)表達(dá)式） begin //過程賦值 //ifelse， case， casex， casez選擇語(yǔ)句 //while， repeat， for循環(huán) //task， function調(diào)用 end 過程塊 可選項(xiàng) 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 96 1）敏感信號(hào) ——只要表達(dá)式中某個(gè)信號(hào)發(fā)生變化，就會(huì)引發(fā)塊內(nèi)語(yǔ)句的執(zhí)行。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 91 運(yùn)算符優(yōu)先級(jí)排序： ! ~ * / % + = = == != === !== amp。 assign Dbus = {Dbus [3:0], Dbus [7:4]}。 格式： {信號(hào) 1的某幾位，信號(hào) 2的某幾位， … ，信號(hào) n 的某幾位 } 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 89 例： wire [7:0] Dbus。 output [7:0] result。 parameter ADD=139。 end endmodule 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 86 8. 條件運(yùn)算符 ? :——條件運(yùn)算符，有三個(gè)操作數(shù)，與 C 語(yǔ)言相同。A=0； |A=1； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 84 7. 移位運(yùn)算符 ? ——左移 ? ——右移 使用方法： an 或 an a——代表要進(jìn)行移位的操作數(shù)； n ——代表要移幾位 這兩種移位運(yùn)算都用 0來填補(bǔ)移出的空位 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 85 module shift。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 83 具體運(yùn)算過程： 第一步：先將操作數(shù)的第 1位與第 2位進(jìn)行與、 或、非運(yùn)算； 第二步：將運(yùn)算結(jié)果與第 3位進(jìn)行與、或、非 運(yùn)算，依次類推，直至最后一位?！c ? ~amp。關(guān) 系運(yùn)算符的優(yōu)先級(jí)別低于算術(shù)運(yùn)算符。 4）不要將邏輯運(yùn)算符和按位運(yùn)算符相混淆。b11101 A^B= 539。b10101，則： ~A=539。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 73 3. 位運(yùn)算 ? ~ 按位取反； ? | 按位或； ? amp。amp。amp。 （ bc） ， a amp。amp。 reg [3:0] Arc, Bar, Crt； reg [5:0] Frx； . . . Arc = Bar + Crt； Frx = Bar + Crt； 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 69 例：算術(shù)運(yùn)算符應(yīng)用的一個(gè)例子。 Tab = 639。bxxxxx 4）無符號(hào)數(shù)和有符號(hào)數(shù) ? 若操作數(shù)為寄存器型或連線型，或基數(shù)格式表示形式的整數(shù)則為無符號(hào)數(shù)； ? 若為整型或?qū)嵭?，則可以是有符號(hào)數(shù)。 1. 算術(shù)運(yùn)算符 ? +（一元加和二元加） ? －（一元減和二元減） ? *（乘） ? /（除） ? %（取模） 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 65 說明 : 1）兩個(gè)整數(shù)相除，結(jié)果值要略去小數(shù)部分，只取整數(shù)部分； 2）取模運(yùn)算時(shí)，結(jié)果的符號(hào)位采用模運(yùn)算式里第一個(gè)操作數(shù)的符號(hào)位； 模運(yùn)算表達(dá)式 結(jié)果 說明 10 % 4 2 余數(shù)為 2 12 % 3 0 整數(shù) 11 % 5 1 余數(shù)為 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 66 3）在進(jìn)行算術(shù)運(yùn)算操作時(shí)，如果某個(gè)操作數(shù) 有不確定的值 X或 Z，那么整個(gè)結(jié)果為 X。h8； Xrom[3] = 439。b11011。 . . . Dig = 539。 因此在存儲(chǔ)器被賦值時(shí)，需要定 義一個(gè)索引。 3）單個(gè)寄存器說明既能夠用于說明寄存器類 型，也可以用于說明存儲(chǔ)器類型。 reg [7:0] mymem[1023:0]。在 Verilog語(yǔ)言中沒 有多維數(shù)組存在， memory型數(shù)據(jù)是通過擴(kuò)展 reg型數(shù)據(jù)的地址范圍來生成的。 d=a[7]amp。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 53 3. 參數(shù)型（ parameter） 在 Verilog HDL中，用 parameter來定義 常量，即用它來定義變量的位寬及延時(shí)等。 //定義 qout為 8位寬的 reg 型變量 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 52 說明： 1） reg型數(shù)據(jù)常用來表示“ always‖模塊內(nèi)的指 定信號(hào)，常代表觸發(fā)器。 寄存器型數(shù)據(jù)和連線型數(shù)據(jù)的區(qū)別： 寄存器型數(shù)據(jù)保持最后一次的賦值。 2）輸入 /輸出信號(hào)缺省時(shí)自動(dòng)定義為 wire 型。 //定義兩個(gè) 8位 wire型向量 assign out=in； // assign 就是持續(xù)賦值語(yǔ)句 例 3. 可只使用多位數(shù)據(jù)中的幾位，但要注意 位寬。 // databus寬 8位 wire[19:0] addrbus。 數(shù)據(jù)名 ——若一次定義多個(gè)數(shù)據(jù)，數(shù)據(jù)名之間 用逗號(hào)隔開。 tri型變量：通常用來表示多驅(qū)動(dòng)器驅(qū)動(dòng)的連線 型數(shù)據(jù)。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 45 為了能夠精確地反映硬件電路中各種可 能的物理信號(hào)連接特性， Verilog HDL提供了 多種連線型數(shù)據(jù)。 兩種驅(qū)動(dòng)方式： 1）在結(jié)構(gòu)描述中將它連接到一個(gè)邏輯門或模塊 的輸出端。 數(shù)據(jù)類 型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳 送元件的。 合法標(biāo)識(shí)符： count _A1_d2 COUNT R56_68 非法標(biāo)識(shí)符： 30 count //標(biāo)識(shí)符不允許以數(shù)字開頭 out * //標(biāo)識(shí)符中不允許包含 * 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 42 5. 關(guān)鍵字 Verilog HDL內(nèi)部已經(jīng)使用的詞稱為 關(guān)鍵 字或保留字。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 39 例 1：字符串變量聲明 reg [8*12:1] stringvar。h0FFF //與 539。b10 左邊添 0占位 , 0000000010 1039。o721 //9位 2進(jìn)制位寬的八進(jìn)制數(shù) 39。 例： 239。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 33 數(shù)值常量中的下劃線“ _‖是為了增加可讀 性，可以忽略。HX //5位十六進(jìn)制數(shù) XX 439。b11000101 //位寬為 8位的二進(jìn)制數(shù) 839。 //輸入端口 input a。b011。b011。綜合 時(shí)，空白符被忽略。 end 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 24 要點(diǎn)總結(jié)： 1. 在 Verilog模塊中，所有的過程塊（如 initial、always）、連續(xù)賦值語(yǔ)句、實(shí)例引用之間都是并行的； 2. 它們表示的是一種通過變量名互相連接的關(guān)系； 3. 在同一模塊中這三者出現(xiàn)的先后順序沒有關(guān)系； 4. 只有連續(xù)賦值語(yǔ)句 assign和實(shí)例引用語(yǔ)句可以獨(dú)立于過程塊而存在于模塊的功能定義部分。 full_add f2 (.a(a[2]),.b(b[2]),.cin(cin2), .sum(sum[2]),.cout(cin3))。 input cin。 endmodule module add4(sum,cout,a,b,cin)。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 21 舉例：由 1位全加器組成的 4位全加器 module full_add (a,b,cin,sum,cout)。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 19 元件例化的格式為： 門元件名 實(shí)例名 (端口列表 )。 Verilog語(yǔ)言中有如下三種端口聲明語(yǔ)句： 1） input——對(duì)應(yīng)的端口是輸入端口 2 ） output——對(duì)應(yīng)的端口是輸出端口 3 ） inout——對(duì)應(yīng)的端口是雙向端口 module input output inout 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 17 3. 數(shù)據(jù)類型說明 用來指定模塊內(nèi)用到的數(shù)據(jù)對(duì)象的類型。 amp。 但 C語(yǔ)言的各函數(shù)之間是串行的，而Verilog的各個(gè)模塊間是并行的 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 13 Verilog HDL與 C語(yǔ)言運(yùn)算符的比較 C語(yǔ)言 Verilog 功能 C語(yǔ)言 Verilog 功能 + + 加 = = 大于等于 減 = = 小于等于 * * 乘 == == 等于 / / 除 != != 不等于 % % 取模 ~ ~ 取反 ！ ！ 邏輯非 amp。 缺點(diǎn)： ，對(duì)系統(tǒng)的整體功能把握不足； ，因?yàn)楸仨毾? 將各個(gè)小模塊完成，使用這種方法對(duì)設(shè)計(jì)人員之 間相互進(jìn)行協(xié)作有比較高的要求。 計(jì)算機(jī)系統(tǒng)綜合課程設(shè)計(jì) 2020年教育部 英特爾精品課程 P. 5 三、 Bottom Up和 Top down的設(shè)計(jì)方法 1. Bottom Up的設(shè)計(jì)方法 個(gè)組合與時(shí)序邏輯 個(gè)獨(dú)立的功能模塊 成一個(gè)完整系統(tǒng)