【正文】 物 理需 求 分 析算 法 設(shè) 計（ A l g o r i t h m O p t i m i z a t i o n ）構(gòu) 架 設(shè) 計（ A r c h i t e c t u r e E x p l o r a t i o n )R T L 設(shè) 計（ R T L D e s i g n ）R T L 驗 證（ R T L V e r i f i c a t i o n )綜 合（ S y n t h e s i s )門 級 驗 證（ G a t e l e v e l V e r i f i c a t i o n )后 端 設(shè) 計（ B a c k e n d )電 路 參 數(shù) 提 ?。?C i r c u i t E x t r a c t i o n )版 圖 驗 證（ L a y o u t V e r i f i c a t i o n )生 產(chǎn) 制 造（ M a n u f a c t u r e )測 試（ T e s t )流 程 軟 件 工 具M a t l a bC / C + +S y s t e m CC / C + +算 法 和 構(gòu) 架設(shè) 計 仿 真 工 具V H D LV e r i l o g H D LS y s t e m V e r i l o g設(shè) 計 輸 入 工 具R T L 檢 查 工 具驗 證 工 具仿 真 工 具綜 合 數(shù) 據(jù) 庫S y s t e m V e r i l o g綜 合 工 具時 序 分 析 工 具驗 證 工 具仿 真 工 具等 效 性 檢 查 工 具后 端 數(shù) 據(jù) 庫布 局 布 線 和參 數(shù) 提 取 工 具S y s t e m V e r i l o g 驗 證 仿 真 工 具 圖 14 ASIC 設(shè)計流程和各個步驟所使用的軟件工具 EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 8 ? CPLD/FPGA設(shè)計 CPLD(Complex Programmable Logic Device，復雜可編程邏輯器 件 )和 FPGA(Field Programmable Garry Array，現(xiàn)場可編程門陣列 )隨著 EDA技術(shù)的發(fā)展已經(jīng)成為電子設(shè)計領(lǐng)域的重要角色，其應(yīng)用相當廣泛，同時也是本書介紹的重點。除此之外，這些標準單元的高度相同，物理設(shè)計可以完全自動化，從而使得設(shè)計者能夠在相對較短的時間內(nèi)實現(xiàn)功能比較強大的電路。就目前來講，只有高性能的CPU、存儲器和一些特殊應(yīng)用如高壓器件采用全定制設(shè)計。 全定制設(shè)計需要設(shè)計者完成包括版圖 在內(nèi)的所有電路的設(shè)計，制造廠商只需將其印制在晶片 (Wafer)上，因此需要大量人力物力。圖 12和圖 13分別給出了一個 LED 點陣系統(tǒng)的原理圖和版圖。這種快速發(fā)展的原因主要來自生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展，前者以微細加工為第 1 章 EDA 概 述 ? 5 ? 代表，目前主流工藝為 45nm；后者的核心就是 EDA技術(shù)，如圖 11所示，其應(yīng)用范疇主要分為以下幾個方面。所以，未來電子系統(tǒng)的設(shè)計與規(guī)劃將不再是電子工程師的專利。將 EDA 技術(shù)和 SOPC 技術(shù)有機結(jié)合，使用CPLD/FPGA實現(xiàn)含有嵌入式處理器的電子系統(tǒng)并應(yīng)用在專用的、定制性較強的嵌入式領(lǐng)域也是一個很重要的發(fā)展方向。通過 SOPC技術(shù)和 EDA技術(shù)，現(xiàn)代 DSP 系統(tǒng)可以在 FPGA上完全實現(xiàn)。 ● 基于 CPLD/FPGA+MCU實現(xiàn)的將 EDA技術(shù)和 單片機技術(shù)綜合應(yīng)用的較高端的電子系統(tǒng)、控制系統(tǒng)和信號處理系統(tǒng)。在單芯片中集成微控制器 /微處理器核 (MCU/MPU)、數(shù)字信號處理單元 (DSP)、存儲器、嵌入式硬件 /軟件、數(shù)字 /模擬混合器件的技術(shù)已經(jīng)實現(xiàn)。隨著微電子技術(shù)的發(fā)展， 20 世紀 90 年代后的工藝制造水平已經(jīng)達到了深亞微米甚至超深亞微米級，特別是可編程邏輯器件的發(fā)展，百萬門以上的 PLD器件陸續(xù)問世，微電子廠家可以為用戶提供各種規(guī)模的可編程器件，從而使設(shè)計者通 過自己設(shè)計芯片實現(xiàn)電子系統(tǒng)的功能。有了自動綜合功能的 CAE 對保證電子系統(tǒng)的設(shè)計，制造出最佳的電子產(chǎn)品起著至關(guān)重要的作用。 計算機輔助工程設(shè)計階段 隨著微電子工藝水平的進步，特征尺寸不斷減小。 由于工程師對圖形符號的使用受限，傳統(tǒng)的人工布線難以滿足高度復雜的產(chǎn)品要求且效率低下。 現(xiàn)代 EDA技術(shù)是 20 世紀 90 年代初從計算機輔助設(shè)計、輔助制造和輔助測試等工程概念發(fā)展而來的。所以， EDA技術(shù)是現(xiàn)代電子系統(tǒng)設(shè)計發(fā)展的必然趨勢。它用來完成電子系統(tǒng)的智能化設(shè)計。 ● 可編程邏輯器件，即應(yīng)用 EDA 技術(shù)完成電子系統(tǒng)設(shè)計的載體。 EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 2 ? EDA工程在 電子系統(tǒng)設(shè)計中得到廣泛應(yīng)用，主要是因為它具有以下幾個特點。 本章重點： ● EDA技術(shù)發(fā)展和應(yīng)用 ● EDA工程設(shè)計流程 ● EDA集成開發(fā)工具 EDA 工程簡介 EDA 工程是現(xiàn)代電子信息工程領(lǐng)域中一門發(fā)展迅速的新技術(shù)。 本章重點介紹 EDA 工具在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中的角色、設(shè)計流程和學習方法。尤其是進入 21 世紀以來，電子設(shè)計自動化 (Electronic Design Automation， EDA)和電子系統(tǒng)設(shè)計自動化 (Electronic System Design Automation， ESDA)已成為現(xiàn)代電子系統(tǒng)設(shè)計和制造的主要技術(shù)手段。通過總結(jié)的學習重點和學習方法，力求使讀者更快地掌握現(xiàn)代數(shù)字系統(tǒng)設(shè)計的 EDA 技術(shù)。狹義定義的 EDA 就是電子設(shè)計自動化，即通過相關(guān)的開發(fā)軟件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、化簡、分割、綜合、優(yōu)化，以及布局布線、邏輯仿真等工作，最終完成對于特定目標芯片的適配編譯、邏輯映射、編程下載，從而形成集成電子系統(tǒng)，不包含電子生產(chǎn)自動化。對于可編程器件來說， EDA技術(shù)主要有四個方面。 ● 配套的軟件工具。 綜上所述，采用 EDA 工程技術(shù)進行電子系統(tǒng)的設(shè)計，不僅可以大大縮短設(shè)計周期、降低成本， 還可以提高設(shè)計質(zhì)量，實現(xiàn)資源共享。因而，無論是電子系統(tǒng)設(shè)計還是集成電路芯片設(shè)計，如果沒有 EDA 技術(shù)的支持都將難以完成。該階段的硬件系統(tǒng)大量選用中小規(guī)模的集成電路，通過將這些器件焊接到電路板上 做成初級的電子系統(tǒng)。此時的工程師主要借助計算機完成 PCB 板的布局布線、電路性能模擬、邏輯仿真和預測。 這個階段的 EDA 軟件可以完成系統(tǒng)的設(shè)計描述、綜合優(yōu)化、設(shè)計結(jié)果驗證以及自動布局布線等工作。為了滿足千差萬別的系統(tǒng)用戶提出的設(shè)計要求，最好的辦法就是由用戶自己設(shè)計芯片，然后把他們想設(shè)計的電路直接放在自己的專用芯片上。 EDA技術(shù)的未來展望 隨著芯片集成度的進一步增大，可編程邏輯器件在其等 效邏輯門數(shù)、工作電壓和時鐘頻率等方面也有了突破性發(fā)展。 ● 基于 CPLD/FPGA實現(xiàn)的簡單的低端電子系統(tǒng)、控制系統(tǒng)和信息處理系統(tǒng)。 ● 基于 FPGA實現(xiàn)的現(xiàn)代 DSP 系統(tǒng)。 ● 基于 CPLD/FPGA 實現(xiàn)的嵌入式系統(tǒng)。隨著 SOC 和 SOPC 的發(fā)展， IP 核復用的概念越來越為業(yè)界所接受，這也正符合 VHDL語言的設(shè)計理念。在電子產(chǎn)品性能提高、復雜度增大的同時，產(chǎn)品的更新?lián)Q代也越來越快。 用 戶 功 能 定 義（ F u n c t i o n . S p e c i f )波 形 輸 入（ W a v e )H D L 文 本 輸 入（ T e x t )電 路 圖 輸 入（ G r a